CN205039798U - 兼容pecl/ttl/cmos电平的输出电路 - Google Patents

Abstract

本实用新型提供了一种兼容PECL/TTL/CMOS电平的输出电路，包括：一路输入信号INPUT和两路选择信号SEL0/SEL1，其通过一逻辑控制模块分别输出控制电平N1、P2、P3至NMOS管N₁、PMOS管P₂以及PMOS管P₃的栅极；其中，P3＝SEL0；通过逻辑控制模块使得控制电平控制NMOS管N₁、PMOS管P₂以及PMOS管P₃的导通或关断，使得输出电平分别满足PECL/TTL/CMOS的逻辑输出标准。

Description

兼容PECL/TTL/CMOS电平的输出电路

技术领域

本实用新型涉及一种输出电路，尤其涉及一种兼容PECL/TTL/CMOS电平的输出电路。

背景技术

PECL(positiveemittercoupledlogic)、TTL(transistor-transistorlogic)、CMOS(complementarymetaloxidesemiconductor)是三种常见的逻辑电平标准，常用于3.3或5V供电的电子器件的通信接口中。其逻辑电平定义如下：

电平逻辑	PECL	TTL	CMOS
				逻辑高(V)	>VCC-1	>2.4	>VCC-0.5
逻辑低(V)	<VCC-1.7	<0.4	<0.5

表1.逻辑电平标准

传统的PECL电平输出驱动电路需要采用NPNbipolar器件来实现，TTL/CMOS可以采用CMOS器件来实现。同时对于许多集成电路产品，由于不同的应用场合需要，要求同时提供PECL/TTL/CMOS三种不同的输出逻辑电平接口。传统方法需要使用3个管脚(PINI/O)来实现，这样的代价将是占用有限的管脚资源，造成芯片成本增加，同时也对于芯片产品的应用PCB布板造成不方便。

实用新型内容

本实用新型所要解决的主要技术问题是提供一种输出电路，能够兼容PECL/TTL/CMOS电平的输出，使用者可以根据需要自由选择需要的逻辑电平标准。

为了解决上述的技术问题，本实用新型提供了一种兼容PECL/TTL/CMOS电平的输出电路，包括：

一路输入信号INPUT和两路选择信号SEL0/SEL1，其通过一逻辑控制模块分别输出控制电平N1、P2、P3至NMOS管N₁、PMOS管P₂以及PMOS管P₃的栅极；其中， $N1=SEL0*\stackrel{\‾}{IPUNT},\stackrel{\‾}{P2=SEL0*SEL1*INPUT},$ P3＝SEL0；

当第一选择信号SEL0为低电平时；若INPUT为高电平，输出电平为PECL高电平；若INPUT为低电平，输出电平为PECL低电平；

当第一选择信号SEL0为高电平、第二选择信号SEL1为低电平时；若INPUT为高电平，输出电平为TTL高电平；若INPUT为低电平，输出电平为TTL低电平；

当第一选择信号SEL0、第二选择信号SEL1均为高电平时；若INPUT为高电平，输出电平为CMOS高电平；若INPUT为低电平，输出电平为CMOS低电平。

在一较佳实施例中：所述输入信号INPUT为CMOS电平，即高电平为V_CC，低电平为0。

在一较佳实施例中：所述NMOS管N₁的源极接地，漏极与PMOS管P₂的漏极、PMOS管P₃的漏极连接形成输出端。

在一较佳实施例中：还包括一REF生成模块，其输入端与输入信号INPUT连接，输出端连接一反馈回路；所述反馈回路的输出电平等于所述REF生成模块的输出参考电平。

在一较佳实施例中：所述反馈回路包括OP-AMP运放以及PMOS管P₁。

在一较佳实施例中：所述OP-AMP运放的负极输入端与REF生成模块的输出端连接、输出端与PMOS管P₁的栅极连接、正极输入端与PMOS管P₁的漏极连接。

在一较佳实施例中：所述REF生成模块包括PMOS管P₄，其栅极与输入电平INPUT连接；漏极通过电流源I1接地，源极为输出端；另有一电流源I0连接于PMOS管P₄的源极与地之间，以及上拉电阻R连接于PMOS管P₄的源极与V_CC之间。

在一较佳实施例中：所述REF生成模块的输出电平V_REF的计算公式为： $V_{REF}=V_{CC}-R*(I0+\stackrel{\‾}{INPUT}*I1).$

在一较佳实施例中：所述电阻R和电流源I0、I1设计满足如下计算式：R*(I0+I1)＝1.7V,R*I0＝1V。

相较于现有技术，本实用新型具有以下有益效果：

本实用新型提供了一种兼容PECL/TTL/CMOS电平的输出电路可应用在集成电路芯片产品中，利用芯片内部的编程控制位，实现在通过单个输出管脚(I/OPIN)上复用输出PECL/TTL/CMOS三种不同的逻辑接口电平，提高了芯片产品应用的适用性及便利性。

附图说明

图1为本实用新型优选实施例的电路图；

图2为本实用新型优选实施例中REF生成模块的电路图。

具体实施方式

下文结合附图和具体实施例对本实用新型做进一步说明。

参考图1,一种兼容PECL/TTL/CMOS电平的输出电路，包括：

一路输入信号INPUT和两路选择信号SEL0/SEL1；所述输入信号INPUT为CMOS电平，即高电平为V_CC，低电平为0。输入信号INPUT和两路选择信号SEL0/SEL1通过一逻辑控制模块分别输出控制电平N1、P2、P3至NMOS管N₁、PMOS管P₂以及PMOS管P₃的栅极；其中， $N1=SEL0*\stackrel{\‾}{IPUNT},\stackrel{\‾}{P2=SEL0*SEL1*INPUT},$ P3＝SEL0；因此输出信号INPUT、选择信号SEL0、SEL1以及控制电平N1、P2、P3的逻辑关系真值表如下：

SEL0	SEL1	INPUT	N1	P2	P3
						0	0	0	0	1	0
0	0	1	0	1	0
						0	1	0	0	1	0
0	1	1	0	1	0
						1	0	0	1	1	1
1	0	1	0	1	1
						1	1	0	1	1	1
1	1	1	0	0	1

表2

所述NMOS管N₁的源极接地，漏极与PMOS管P₂的漏极、PMOS管P₃的漏极连接形成输出端。

以及一REF生成模块，其输入端与输入信号INPUT连接，输出端连接一反馈回路；所述反馈回路的输出电平等于所述REF生成模块的输出参考电平。

所述反馈回路包括OP-AMP运放以及PMOS管P₁。所述OP-AMP运放的负极输入端与REF生成模块的输出端连接、输出端与PMOS管P₁的栅极连接、正极输入端与PMOS管P₁的漏极连接。

所述REF生成模块包括PMOS管P₄，其栅极与输入电平INPUT连接；漏极通过电流源I1接地，源极为输出端；另有一电流源I0连接于PMOS管P₄的源极与地之间，以及上拉电阻R连接于PMOS管P₄的源极与V_CC之间。所述REF生成模块的输出电平V_REF的计算公式为：

$V_{REF}=V_{CC}-R*(I0+\stackrel{\‾}{INPUT}*I1)$

下面具体分析每种状态下，所述输出电路的输出电平逻辑：

1)参考表2，当SEL0为0时，当SEL0为0时，无论SEL0为0或1，控制电平N1、P2、P3均为0、1、0。因此NMOS管N₁关断、PMOS管P₂关断、PMOS管P₃导通。因此，此时输出的电平为反馈回路的输出参考电平。又如前所述，反馈回来的输出参考电平等于REF生成模块的输出电平V_REF。其计算值为：

$V_{REF}=V_{CC}-R*(I0+\stackrel{\‾}{INPUT}*I1)$

因此，当INPUT为高电平时，PMOS管P₄关断，V_REF＝V_CC-R*I0，因此设计电阻R和电流源I0满足R*I0＝1V，即可使得V_REF＝V_CC-1,从而满足PECL高电平的输出条件。

同理，当INPUT为低电平时，PMOS管P₄导通，V_REF＝V_CC-R*(I0+I1)，因此设计电阻R和电流源I0满足R*(I0+I1)＝1.7V，即可使得V_REF＝V_CC-1.7,从而满足PECL低电平的输出条件。

2)当第一选择信号SEL0为1、第二选择信号SEL1为0时；控制电平P2、P3均为1，因此PMOS管P₂和PMOS管P₃总是处于关断状态，因此，此时输出的电平呈开漏的状态。当INPUT为高电平时，控制电平N1为0，NMOS管N₁关断，输出为高电平，满足TTL高电平的输出条件。

同理，当INPUT为低电平时，控制电平N1为1，NMOS管N₁导通，输出为低电平，满足TTL低电平的输出条件。

3)当第一选择信号SEL0为1、第二选择信号SEL1为1时；控制电平P3、总为高电平，因此PMOS管P₃总是处于关断状态。当INPUT为高电平时，控制电平N1为0，P2为0，NMOS管N₁关断，PMOS管P₂导通；输出为高电平，满足CMOS高电平的输出条件。

同理，当INPUT为低电平时，控制电平N1为1，P2为1，NMOS管N₁导通，PMOS管P₂关断；输出为低电平，满足CMOS低电平的输出条件。

以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应该以权利要求的保护范围为准。

Claims (9)

1.一种兼容PECL/TTL/CMOS电平的输出电路，其特征在于包括：

一路输入信号INPUT和两路选择信号SEL0/SEL1，其通过一逻辑控制模块分别输出控制电平N1、P2、P3至NMOS管N₁、PMOS管P₂以及PMOS管P₃的栅极；其中， $N1=SEL0*\stackrel{\‾}{IPUNT},$ $\stackrel{\‾}{P2=SEL0*SEL1*INPUT},$ P3＝SEL0；

当第一选择信号SEL0为低电平时；若INPUT为高电平，输出电平为PECL高电平；若INPUT为低电平，输出电平为PECL低电平；

当第一选择信号SEL0为高电平、第二选择信号SEL1为低电平时；若INPUT为高电平，输出电平为TTL高电平；若INPUT为低电平，输出电平为TTL低电平；

当第一选择信号SEL0、第二选择信号SEL1均为高电平时；若INPUT为高电平，输出电平为CMOS高电平；若INPUT为低电平，输出电平为CMOS低电平。

2.根据权利要求1所述的一种兼容PECL/TTL/CMOS电平的输出电路，其特征在于：所述输入信号INPUT为CMOS电平，即高电平为V_CC，低电平为0。

3.根据权利要求2所述的一种兼容PECL/TTL/CMOS电平的输出电路，其特征在于：所述NMOS管N₁的源极接地，漏极与PMOS管P₂的漏极、PMOS管P₃的漏极连接形成输出端。

4.根据权利要求3所述的一种兼容PECL/TTL/CMOS电平的输出电路，其特征在于：还包括一REF生成模块，其输入端与输入信号INPUT连接，输出端连接一反馈回路；所述反馈回路的输出电平等于所述REF生成模块的输出参考电平。

5.根据权利要求4所述的一种兼容PECL/TTL/CMOS电平的输出电路，其特征在于：所述反馈回路包括OP-AMP运放以及PMOS管P₁。

6.根据权利要求5所述的一种兼容PECL/TTL/CMOS电平的输出电路，其特征在于：所述OP-AMP运放的负极输入端与REF生成模块的输出端连接、输出端与PMOS管P₁的栅极连接、正极输入端与PMOS管P₁的漏极连接。

7.根据权利要求6所述的一种兼容PECL/TTL/CMOS电平的输出电路，其特征在于：所述REF生成模块包括PMOS管P₄，其栅极与输入电平INPUT连接；漏极通过电流源I1接地，源极为输出端；另有一电流源I0连接于PMOS管P₄的源极与地之间，以及上拉电阻R连接于PMOS管P₄的源极与V_CC之间。

8.根据权利要求7所述的一种兼容PECL/TTL/CMOS电平的输出电路，其特征在于：所述REF生成模块的输出电平V_REF的计算公式为： $V_{REF}=V_{CC}-R*(I0+\stackrel{\‾}{INPUT}*I1).$

9.根据权利要求8所述的一种兼容PECL/TTL/CMOS电平的输出电路，其特征在于：所述电阻R和电流源I0、I1设计满足如下计算式：R*(I0+I1)＝1.7V,R*I0＝1V。