CN204885150U - 瞬态电压抑制器封装组件 - Google Patents

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Abstract

公开了一种瞬态电压抑制器封装组件，其特征在于，包括：封装框架，包括多个引脚；第一容性二极管组件，安装在所述多个引脚中的第一引脚上；以及第一齐纳二极管，安装在所述多个引脚中的第二引脚上，其中，所述第一容性二极管组件与所述第一齐纳二极管之间经由第一键合线电连接。该瞬态电压抑制器封装组件采用容性二极管组件与齐纳二极管的串联配置提高瞬态响应速度。由于采用无极性的容性二极管组件，因此，容性二极管组件的任意引线可以与齐纳二极管的任意引线连接，从而减少由于半导体器件的连接错误导致芯片损坏的可能性。

Description

瞬态电压抑制器封装组件
技术领域
本实用新型涉及微电子技术领域，更具体地，涉及瞬态电压抑制器封装组件。
背景技术
瞬态电压抑制器TVS(TransientVoltageSuppressor)是在稳压管基础上发展的高效能电路保护器件。TVS二极管的外形与普通稳压管无异，然而，由于特殊的结构和工艺设计，TVS二极管的瞬态响应速度和浪涌吸收能力远高于普通稳压管。例如，TVS二极管的响应时间仅为10-12秒，并且可以吸收高达数千瓦的浪涌功率。在反向应用条件下，当承受一个高能量的大脉冲时，TVS二极管的工作阻抗会快速降至极低的导通值，从而允许大电流通过，同时，将电压箝位在预定水平。因此，TVS二极管可以有效地保护电子线路中的精密元器件免受各种浪涌脉冲的损坏。
传统的TVS二极管的制造工艺比较简单，一般是在P+衬底/N+衬底上通过异型掺杂直接形成PN结。TVS二极管的响应速度与其电容密切相关。传统的TVS二极管主要应用在消费类电子产品中的数据端子，如键盘、侧键和电源线等。由于此类端子速度较慢，对TVS二极管的瞬态响应速度要求不高，电容一般在20pF以上。然而，视频数据线具有极高的数据传输率(其数据传输率高达480M，有的视频数据传输率达到1G以上)。因此，对于视频线路的保护，传统的TVS二极管的瞬态响应速度就不能满足使用要求。在视频传输中，TVS二极管的电容要求小于1.0pF。
在申请号为CN201420858051.3的中国专利申请中，公开了一种由三个分立器件集成在一个芯片上形成的TVS器件。如图1所示，该TVS器件包括第一二极管D1、第二二极管D2和齐纳二极管ZD，其中第一二极管D1和齐纳二极管ZD反向串联。第一二极管D1和齐纳二极管的阳极分别连接信号端I/O和接地端GND，第二二极管D2的阳极和阴极分别连接信号端I/O和接地端GND。在浪涌发生时，如果在信号端I/O和接地端之间承受正电压，并且正电压的数值高于齐纳二极管ZD的击穿电压，则产生沿着第一二极管的正向和齐纳二极管的反向流动的电流，从而起到ESD防护的作用。如果在信号端I/O和接地端之间承受负电压，则仅第二二极管D2正向导通。
在图1示出的TVS器件是单向器件，其中，普通的整流二极管作为小电容值的附加电容，与齐纳二极管串联。该TVS器件的电容值将取决于附加电容的电容值。该TVS器件包括在一个芯片中集成的多个分立器件，从而极大地降低了封装成本，但是制作工艺相对复杂。在不考虑工艺复杂度和成本的前提下，可以实现低电容单向ESD防护功能。然而，该TVS器件包括两个相反方向的电流路径，从而不能直接用作双向器件。此外，由于寄生效应及散热不良，该TVS器件也很难达到较高的瞬态功率。
因此，期望开发新型的TVS器件，在提高瞬态响应速度的同时，兼顾单向和双向应用要求，降低工艺复杂度和成本，以及提供高保护电压。
实用新型内容
本实用新型要解决的技术问题是提供一种可以采用容性二极管组件提高瞬态响应速度的单向或双向TVS封装组件。
根据本实用新型，提供一种瞬态电压抑制器封装组件，其特征在于，包括：封装框架，包括多个引脚；第一容性二极管组件，安装在所述多个引脚中的第一引脚上；以及第一齐纳二极管，安装在所述多个引脚中的第二引脚上，其中，所述第一容性二极管组件与所述第一齐纳二极管之间经由第一键合线电连接。
优选地，所述第一容性二极管组件包括两个反向并联的二极管。
优选地，所述第一容性二极管组件为单个管芯，其中包括用于短接相反类型的掺杂区的导电路径。
优选地，所述导电路径包括金属层或导电通道。
优选地，所述第一齐纳二极管为单向或双向齐纳二极管。
优选地，所述第一容性二极管组件的任意一端与所述第一齐纳二极管的任意一端电连接。
优选地，所述封装组件还包括：第二容性二极管组件，安装在所述第二引脚上；以及第二齐纳二极管组件，安装在所述第一引脚上，其中，所述第二容性二极管组件与所述第二齐纳二极管之间经由第二键合线电连接。
优选地，所述封装组件还包括：第二容性二极管组件，安装在所述第一引脚上；以及第二齐纳二极管组件，安装在所述多个引脚中的第三引脚上，其中，所述第二容性二极管组件与所述第二齐纳二极管之间经由第二键合线电连接。
优选地，所述封装组件还包括：第二容性二极管组件，安装在所述多个引脚中的第三引脚上；以及第二齐纳二极管组件，安装在所述第一引脚上，其中，所述第二容性二极管组件与所述第二齐纳二极管之间经由第二键合线电连接。
优选地，所述第一容性二极管组件与所述第二容性二极管组件的结构相同，所述第一齐纳二极管与所述第二齐纳二极管的结构相同。
根据本实用新型的实施例的瞬态电压抑制器封装组件采用容性二极管组件作为无极性的电容。该容性二极管组件包括反向并联的第一二极管和第二二极管，在两个方向上具有几乎相同的正向特性。在优选的封装组件中，容性二极管组件的任意引线可以与齐纳二极管的任意引线连接，可以减少由于半导体器件的连接错误导致芯片损坏的可能性。
所述超低电容容性二极管组件在很小的芯片面积上即可实现，极大地提高了半导体器件集成封装的适用性，使器件结构适用于多种不同的封装形式。由于半导体衬底直接作为另一个电极引出，在封装时可以减少1根键合金丝，能够大幅度地降低制作成本，有利于产业化。
在所述封装组件中，所述超低电容容性二极管组件与齐纳二极管串联，仅仅在齐纳二极管的电压上增加0.7V的导通压降，几乎不改变齐纳二极管的电学特性。例如，将所述超低电容容性二极管组件与一个正向电压0.8V，反向击穿电压20V，电容为20pF的齐纳二极管串联封装在一个管壳内，将得到一个正向电压1.5V，反向击穿电压20.7V，而电容仅有不到1pF的超低电容TVS封装组件。由于容性二极管组件具有超低的电容值，因此，可以提高TVS封装组件的响应速度，极大的拓宽了各类器件的应用范围，从而可以应用在高频的数据传输网络中。
附图说明
通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1示出根据现有技术的瞬态电压抑制器的电路示意图；
图2示出根据本实用新型实施例的瞬态电压抑制器的电路示意图；
图3示出在瞬态电压抑制器中使用的一种容性二极管组件的结构示意图；
图4示出在瞬态电压抑制器中使用的另一种容性二极管组件的结构示意图；
图5示出根据本实用新型第一实施例的瞬态电压抑制器封装组件的俯视图、截面图和电路示意图；
图6示出根据本实用新型第二实施例的瞬态电压抑制器封装组件的俯视图、截面图和电路示意图；
图7示出根据本实用新型第三实施例的瞬态电压抑制器封装组件的俯视图、截面图和电路示意图；
图8示出根据本实用新型第四实施例的瞬态电压抑制器封装组件的俯视图、截面图和电路示意图。
具体实施方式
以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
应当理解，在描述某个结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将该结构翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。
此外，在描述半导体材料的导电类型时提及第一导电类型和第二导电类型，其中第一导电类型为P型和N型之一，第二导电类型为P型和N型中的另一个。
本实用新型可以各种形式呈现，以下将描述其中一些示例。
图2示出根据本实用新型实施例的瞬态电压抑制器(即TVS器件)的电路示意图。该TVS器件是单向TVS器件，包括彼此串联连接的容性二极管组件和齐纳二极管ZD。容性二极管组件的第一端作为TVS器件的信号端I/O，第二端与齐纳二极管ZD的阴极相连接。齐纳二极管ZD的阳极作为TVS器件的接地端GND。容性二极管组件包括彼此反向并联连接的第一二极管D1和第二二极管D2。
与图1所示的现有技术不同，第一二极管D1和第二二极管D2反向并联连接，形成容性二极管组件C1。在容性二极管组件C1中，第一二极管D1的阳极和第二二极管D2的阴极共同连接至容性二极管组件C1的第一端，第一二极管D1的阴极和第二二极管D2的阳极共同连接至容性二极管组件C1的第二端。容性二极管组件C1利用二极管正向的低压降和低导通电阻的特性，从而实现超低电容双向整流的电特性。
在图2所示的TVS器件中，容性二极管组件C1与齐纳二极管ZD串联连接。由于容性二极管组件C1在两个方向上具有几乎相同的正向特性，因此，该容性二极管组件C1可以作为无极性的电容。在TVS器件中，可以将容性二极管组件C1的第一端和第二端的任意一个与齐纳二极管ZD的阴极相连接。如下文所述，容性二极管组件C1的无极性特性是有利的，不仅兼容单向和双向TVS器件，而且可以简化制造工艺。
在单向TVS器件中，容性二极管组件C1仅仅增加0.7V的导通压降，几乎不改变原TVS器件的电学特性。例如，将容性二极管组件C1与一个正向电压0.8V、反向击穿电压20V、电容为20pF的齐纳二极管串联时，将得到一个正向电压1.5V，反向击穿电压20.7V，而电容仅有不到1pF的超低电容TVS器件。
在浪涌发生时，如果在信号端I/O和接地端GND之间承受正电压，则第一二极管D1导通，齐纳二极管ZD承受反向电压。如果正电压的数值高于齐纳二极管ZD的击穿电压，则产生沿着第一二极管的正向和齐纳二极管的反向流动的电流，从而起到单向ESD防护的作用。
在图2所示的电路示意图中，容性二极管组件C1与齐纳二极管ZD串联连接。在实际的产品中，可以将容性二极管组件C1和齐纳二极管ZD集成在同一个半导体芯片上，或者分别形成在不同的半导体芯片上以形成单独的器件，只要按照图2所示连接二者即可。
如果容性二极管组件C1和齐纳二极管ZD形成在不同的半导体芯片上，则可以更加灵活地分别优化二者的制造工艺，使得容性二极管组件C1提供低电容值以提高TVS器件的瞬态响应速度，齐纳二极管提供高击穿电压以获得所需的保护电压级别。在分别形成容性二极管组件C1和齐纳二极管ZD之后，可以采用键合线连接二者，并且封装在一个管壳内。
在图2所示的实施例中，容性二极管组件C1的第二端与齐纳二极管的阴极连接。在替代的实施例中，由于容性二极管组件C1无极性，容性二极管组件C1的第二端可以与齐纳二极管的阳极连接。在该替代的实施例中，齐纳二极管的阴极作为瞬态电压抑制器的信号端I/O，容性二极管组件C1的第一端作为瞬态电压抑制器的接地端GND。
图3示出在瞬态电压抑制器中使用的一种容性二极管组件的结构示意图。该容性二极管组件包括在半导体衬底上形成的两个反向并联的二极管。
如图3所示，在P++型半导体衬底101上形成N-型外延层103。外延层103的厚度例如大于2μm。P+型隔离区104从外延层103的表面穿过外延层103延伸至半导体衬底101中，从而在外延层103中限定第一二极管的第一有源区和第二二极管的第二有源区。隔离区104将第一有源区和第二有源区彼此隔开。相应地，隔离区104包括围绕第一有源区和第二有源区的周边部分，以及将第一有源区和第二有源区彼此隔开的中间部分。
P++型掺杂区110位于第一有源区，从外延层103表面延伸至外延层103中。例如，掺杂区110的掺杂浓度为大于1.0×1018cm-3。N++掺杂区111位于第二有源区，从外延层103表面延伸至外延层103中。例如，掺杂区111的掺杂浓度为大于8.0×1019cm-3。
绝缘层120位于外延层103上方。第一互连引线107和第二互连引线108例如由同一个金属层形成。第一互连引线107穿过绝缘层120到达外延层103和隔离区104的顶部表面，从而将二者彼此电连接。第二互连引线108穿过绝缘层120到达掺杂区110和111的顶部表面，从而将二者彼此电连接。第二互连引线108还用于与外部电路之间的电连接，例如作为信号端I/O。
在该实施例的容性二极管组件中，采用互连引线107将外延层103与隔离区104彼此短接，使得掺杂区110、外延层103、隔离区104和半导体衬底101之间的电流路径(如图中虚线箭头所示)上仅存在一个PN结。因而，掺杂区110和外延层103之间形成第一二极管的PN结，半导体衬底101和外延层103之间形成第二二极管的PN结，从而分别实现第一二极管和第二二极管的基本结构。
在半导体衬底101的背面形成背面金属层160，作为接地端GND。第一二极管和第二二极管采用半导体衬底101和第二互连引线108反向并联连接。
该容性二极管组件包括反向并联的第一二极管和第二二极管，利用二极管正向的低压降和低导通电阻的特性实现超低电容双向整流的电特性。该容性二极管组件可以作为无极性的电容用于单向或双向TVS器件。
图4示出在瞬态电压抑制器中使用的另一种容性二极管组件的结构示意图。该容性二极管组件包括在半导体衬底上形成的两个反向并联的二极管。
如图4所示，在P++型半导体衬底101上形成N-型外延层103。外延层103的厚度例如大于2μm。P+型隔离区104从外延层103的表面穿过外延层103延伸至半导体衬底101中，从而在外延层103中限定第一二极管的第一有源区和第二二极管的第二有源区。隔离区104将第一有源区和第二有源区彼此隔开。相应地，隔离区104包括围绕第一有源区和第二有源区的周边部分，以及将第一有源区和第二有源区彼此隔开的中间部分。
P++型掺杂区110位于第一有源区，从外延层103表面延伸至外延层103中。例如，掺杂区110的掺杂浓度为大于1.0×1018cm-3。N++掺杂区111位于第二有源区，从外延层103表面延伸至外延层103中。例如，掺杂区111的掺杂浓度为大于8.0×1019cm-3。
绝缘层120位于外延层103上方。导电通道107穿过绝缘层120和外延层103，进入半导体衬底101中，从而将外延层103和半导体衬底101彼此电连接。互连引线108穿过绝缘层120到达掺杂区110和111的顶部表面，从而将二者彼此电连接。互连引线108还用于与外部电路之间的电连接，例如作为信号端I/O。
在该实施例的容性二极管组件中，采用导电通道107将外延层103和半导体衬底101彼此短接，使得掺杂区110、外延层103、导电通道107和半导体衬底101之间的电流路径(如图中虚线箭头所示)上仅存在一个PN结。因而，掺杂区110和外延层103之间形成第一二极管的PN结，半导体衬底101和外延层103之间形成第二二极管的PN结，从而分别实现第一二极管和第二二极管的基本结构。
在半导体衬底101的背面形成背面金属层160，作为接地端GND。第一二极管和第二二极管采用半导体衬底101和互连引线108反向并联连接。
该容性二极管组件包括反向并联的第一二极管和第二二极管，利用二极管正向的低压降和低导通电阻的特性实现超低电容双向整流的电特性。该容性二极管组件可以作为无极性的电容用于单向或双向TVS器件。
图5示出根据本实用新型第一实施例的瞬态电压抑制器封装组件的俯视图、截面图和电路示意图。
在图中，为了清楚起见，仅仅示出封装框架的两个引脚201和202，而没有示出封装料。可以理解，在实际的芯片中，封装料包封安装在引脚上的半导体器件，引脚的一部分从封装料中暴露用于外部电连接。
如图5所示，容性二极管组件C1和齐纳二极管ZD1分别安装在引脚201和202上。容性二极管组件C1包括第一互连引线211、第二互连引线213、以及二者之间的半导体叠层212。参见图3和图4，第一互连引线211和第二互连引线213例如分别由金属层形成。半导体叠层212包括不同掺杂类型的多个半导体层和/或掺杂区，从而可以形成两个反向并联的二极管。齐纳二极管ZD1包括第一互连引线221、第二互连引线223、以及二者之间的半导体叠层222。在该实施例中，齐纳二极管ZD1可以为单向和双向齐纳二极管中的任一种，并且可以采用常规工艺制作。
例如借助于焊料，容性二极管组件C1的第一互连引线211与第一引脚201电连接，齐纳二极管ZD1的第一互连引线221与第二引脚202电连接。在封装组件的内部，采用一根键合线，将容性二极管组件C1的第二互连引线213与齐纳二极管ZD1的第二互连引线223彼此电连接。该封装组件提供了容性二极管组件C1和齐纳二极管ZD1的串联配置。
正如上文所述，采用反向并联的两个二极管组成的容性二极管组件C1是有利的，因为可以获得超低电容且保留齐纳二极管的几乎全部电学特性。采用超低电容的容性二极管组件，封装组件中容性二极管组件和齐纳二极管的串联配置实现了超低电容。进一步地，容性二极管组件C1是无极性的。因此在安装在封装框架上时不需要区分容性二极管组件C1的第一互连引线和第二互连引线的极性，从而可以方便地在封装框架上放置容性二极管组件C1。如图5c所示，容性二极管组件C1的任意引线可以与齐纳二极管ZD1的阳极和阴极之一连接。该封装组件可以减少由于半导体器件的连接错误导致芯片损坏的可能性。
图6示出根据本实用新型第二实施例的瞬态电压抑制器封装组件的俯视图、截面图和电路示意图。
在图中，为了清楚起见，仅仅示出封装框架的两个引脚201和202，而没有示出封装料。可以理解，在实际的芯片中，封装料包封安装在引脚上的半导体器件，引脚的一部分从封装料中暴露用于外部电连接。
如图6所示，容性二极管组件C1和齐纳二极管ZD2安装在引脚201上，容性二极管组件C2和齐纳二极管ZD1安装在引脚202上。容性二极管组件C1包括第一互连引线211、第二互连引线213、以及二者之间的半导体叠层212。参见图3和图4，第一互连引线211和第二互连引线213例如分别由金属层形成。半导体叠层212包括不同掺杂类型的多个半导体层和/或掺杂区，从而可以形成两个反向并联的二极管。容性二极管组件C2的结构与容性二极管组件C1的结构类似，包括第一互连引线231、第二互连引线233、以及二者之间的半导体叠层232。齐纳二极管ZD1包括第一互连引线221、第二互连引线223、以及二者之间的半导体叠层222。在该实施例中，齐纳二极管ZD1例如为双向齐纳二极管，并且可以采用常规工艺制作。齐纳二极管ZD2与齐纳二极管ZD1的结构类似,包括第一互连引线241、第二互连引线243、以及二者之间的半导体叠层242。
例如借助于焊料，容性二极管组件C1的第一互连引线211、齐纳二极管ZD2的第一互连引线231与第一引脚201电连接，齐纳二极管ZD1的第一互连引线221、容性二极管组件C2的第一互连引线241与第二引脚202电连接。在封装组件的内部，采用两根键合线，将容性二极管组件C1的第二互连引线213与齐纳二极管ZD1的第二互连引线223彼此电连接，以及将容性二极管组件C2的第二互连引线243与齐纳二极管ZD2的第二互连引线233彼此电连接。该封装组件提供了容性二极管组件C1和齐纳二极管ZD1的串联配置，容性二极管组件C2和齐纳二极管ZD2的串联配置。进一步地，采用引脚201和202分别作为公共的输入端和输出端。
采用超低电容的容性二极管组件，封装组件中容性二极管组件和齐纳二极管的串联配置实现了超低电容。进一步地，容性二极管组件C1和C2是无极性的。因此在安装在封装框架上时不需要区分容性二极管组件C1和C2的第一互连引线和第二互连引线的极性，从而可以方便地在封装框架上放置容性二极管组件C1和C2。如图6c所示，容性二极管组件C1、C2的任意引线可以与齐纳二极管ZD1、ZD2的任意引线连接。该封装组件可以减少由于半导体器件的连接错误导致芯片损坏的可能性。
图7示出根据本实用新型第三实施例的瞬态电压抑制器封装组件的俯视图、截面图和电路示意图。
在图中，为了清楚起见，仅仅示出封装框架的三个引脚201、202和203，而没有示出封装料。可以理解，在实际的芯片中，封装料包封安装在引脚上的半导体器件，引脚的一部分从封装料中暴露用于外部电连接。
如图7所示，齐纳二极管ZD1和ZD2安装在引脚201上，容性二极管组件C1安装在引脚202上，容性二极管组件C2安装在引脚203上。容性二极管组件C1包括第一互连引线211、第二互连引线213、以及二者之间的半导体叠层212。参见图3和图4，第一互连引线211和第二互连引线213例如分别由金属层形成。半导体叠层212包括不同掺杂类型的多个半导体层和/或掺杂区，从而可以形成两个反向并联的二极管。容性二极管组件C2的结构与容性二极管组件C1的结构类似，包括第一互连引线221、第二互连引线223、以及二者之间的半导体叠层222。齐纳二极管ZD1包括第一互连引线231、第二互连引线233、以及二者之间的半导体叠层232。在该实施例中，齐纳二极管ZD1例如为单向或双向齐纳二极管，并且可以采用常规工艺制作。齐纳二极管ZD2与齐纳二极管ZD1的结构类似,包括第一互连引线241、第二互连引线243、以及二者之间的半导体叠层242。
例如借助于焊料，齐纳二极管ZD1的第一互连引线231和齐纳二极管ZD2的第一互连引线241与第一引脚201电连接，容性二极管组件C1的第一互连引线211与第二引脚202电连接，容性二极管组件C2的第一互连引线221与第三引脚203电连接。在封装组件的内部，采用两根键合线，将容性二极管组件C1的第二互连引线213与齐纳二极管ZD1的第二互连引线233彼此电连接，以及将容性二极管组件C2的第二互连引线223与齐纳二极管ZD2的第二互连引线243彼此电连接。该封装组件提供了容性二极管组件C1和齐纳二极管ZD1的串联配置、以及容性二极管组件C2和齐纳二极管ZD2的串联配置。进一步地，采用引脚201作为公共的输入端，采用引脚202和203分别作为两个输出端。
采用超低电容的容性二极管组件，封装组件中容性二极管组件和齐纳二极管的串联配置实现了超低电容。进一步地，容性二极管组件C1和C2是无极性的。因此在安装在封装框架上时不需要区分容性二极管组件C1和C2的第一互连引线和第二互连引线的极性，从而可以方便地在封装框架上放置容性二极管组件C1和C2。如图7c所示，容性二极管组件C1、C2的任意引线可以与齐纳二极管ZD1、ZD2的任意引线连接。该封装组件可以减少由于半导体器件的连接错误导致芯片损坏的可能性。
图8示出根据本实用新型第四实施例的瞬态电压抑制器封装组件的俯视图、截面图和电路示意图。
在图中，为了清楚起见，仅仅示出封装框架的三个引脚201、202和203，而没有示出封装料。可以理解，在实际的芯片中，封装料包封安装在引脚上的半导体器件，引脚的一部分从封装料中暴露用于外部电连接。
如图8所示，容性二极管组件C1和C2安装在引脚201上，齐纳二极管ZD1安装在引脚202上，齐纳二极管ZD1安装在引脚203上。容性二极管组件C1包括第一互连引线211、第二互连引线213、以及二者之间的半导体叠层212。参见图3和图4，第一互连引线211和第二互连引线213例如分别由金属层形成。半导体叠层212包括不同掺杂类型的多个半导体层和/或掺杂区，从而可以形成两个反向并联的二极管。容性二极管组件C2的结构与容性二极管组件C1的结构类似，包括第一互连引线221、第二互连引线223、以及二者之间的半导体叠层222。齐纳二极管ZD1包括第一互连引线231、第二互连引线233、以及二者之间的半导体叠层232。在该实施例中，齐纳二极管ZD1例如为单向或双向齐纳二极管，并且可以采用常规工艺制作。齐纳二极管ZD2与齐纳二极管ZD1的结构类似,包括第一互连引线241、第二互连引线243、以及二者之间的半导体叠层242。
例如借助于焊料，容性二极管组件C1的第一互连引线211和容性二极管组件C2的第一互连引线221与第一引脚201电连接，齐纳二极管ZD1的第一互连引线231与第二引脚202电连接，齐纳二极管ZD2的第一互连引线241与第三引脚203电连接。在封装组件的内部，采用两根键合线，将容性二极管组件C1的第二互连引线213与齐纳二极管ZD1的第二互连引线233彼此电连接，以及将容性二极管组件C2的第二互连引线223与齐纳二极管ZD2的第二互连引线243彼此电连接。该封装组件提供了容性二极管组件C1和齐纳二极管ZD1的串联配置、以及容性二极管组件C2和齐纳二极管ZD2的串联配置。进一步地，采用引脚201作为公共的输出端，采用引脚202和203分别作为两个输入端。
采用超低电容的容性二极管组件，封装组件中容性二极管组件和齐纳二极管的串联配置实现了超低电容。进一步地，容性二极管组件C1和C2是无极性的。因此在安装在封装框架上时不需要区分容性二极管组件C1和C2的第一互连引线和第二互连引线的极性，从而可以方便地在封装框架上放置容性二极管组件C1和C2。如图8c所示，容性二极管组件C1、C2的任意引线可以与齐纳二极管ZD1、ZD2的任意引线连接。该封装组件可以减少由于半导体器件的连接错误导致芯片损坏的可能性。
在以上的描述中，对公知的结构要素和步骤并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来实现相应的结构要素和步骤。另外，为了形成相同的结构要素，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本实用新型的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本实用新型的范围。本实用新型的范围由所附权利要求及其等价物限定。不脱离本实用新型的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本实用新型的范围之内。

Claims (10)

1.一种瞬态电压抑制器封装组件，其特征在于，包括：
封装框架，包括多个引脚；
第一容性二极管组件，安装在所述多个引脚中的第一引脚上；以及
第一齐纳二极管，安装在所述多个引脚中的第二引脚上，
其中，所述第一容性二极管组件与所述第一齐纳二极管之间经由第一键合线电连接。
2.根据权利要求1所述的封装组件，其特征在于，所述第一容性二极管组件包括两个反向并联的二极管。
3.根据权利要求2所述的封装组件，其特征在于，所述第一容性二极管组件为单个管芯，其中包括用于短接相反类型的掺杂区的导电路径。
4.根据权利要求3所述的封装组件，其特征在于，所述导电路径包括金属层或导电通道。
5.根据权利要求2所述的封装组件，其特征在于，所述第一齐纳二极管为单向或双向齐纳二极管。
6.根据权利要求3所述的封装组件，其特征在于，所述第一容性二极管组件的任意一端与所述第一齐纳二极管的任意一端电连接。
7.根据权利要求1所述的封装组件，其特征在于，还包括：
第二容性二极管组件，安装在所述第二引脚上；以及
第二齐纳二极管组件，安装在所述第一引脚上，
其中，所述第二容性二极管组件与所述第二齐纳二极管之间经由第二键合线电连接。
8.根据权利要求1所述的封装组件，其特征在于，还包括：
第二容性二极管组件，安装在所述第一引脚上；以及
第二齐纳二极管组件，安装在所述多个引脚中的第三引脚上，
其中，所述第二容性二极管组件与所述第二齐纳二极管之间经由第二键合线电连接。
9.根据权利要求1所述的封装组件，其特征在于，还包括：
第二容性二极管组件，安装在所述多个引脚中的第三引脚上；以及
第二齐纳二极管组件，安装在所述第一引脚上，
其中，所述第二容性二极管组件与所述第二齐纳二极管之间经由第二键合线电连接。
10.根据权利要求7至9中任一项所述的封装组件，其特征在于，所述第一容性二极管组件与所述第二容性二极管组件的结构相同，所述第一齐纳二极管与所述第二齐纳二极管的结构相同。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108598078A (zh) * 2018-07-11 2018-09-28 上海艾为电子技术股份有限公司 一种esd保护电路及电子装置
CN109326592A (zh) * 2018-10-26 2019-02-12 深圳市鹏朗贸易有限责任公司 瞬态电压抑制器及其制造方法
CN110444537A (zh) * 2019-08-29 2019-11-12 中国振华集团永光电子有限公司（国营第八七三厂） 一种陶瓷贴片封装双向低结电容tvs二极管的设计方法
US11336088B2 (en) 2019-01-17 2022-05-17 Ipu Semiconductor Co., Ltd. Transient voltage suppression device
WO2024027964A1 (de) * 2022-08-03 2024-02-08 Siemens Aktiengesellschaft Halbleiterbauelement

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108598078A (zh) * 2018-07-11 2018-09-28 上海艾为电子技术股份有限公司 一种esd保护电路及电子装置
CN108598078B (zh) * 2018-07-11 2024-06-04 上海艾为电子技术股份有限公司 一种esd保护电路及电子装置
CN109326592A (zh) * 2018-10-26 2019-02-12 深圳市鹏朗贸易有限责任公司 瞬态电压抑制器及其制造方法
CN109326592B (zh) * 2018-10-26 2020-08-28 南京溧水高新创业投资管理有限公司 瞬态电压抑制器及其制造方法
US11336088B2 (en) 2019-01-17 2022-05-17 Ipu Semiconductor Co., Ltd. Transient voltage suppression device
CN110444537A (zh) * 2019-08-29 2019-11-12 中国振华集团永光电子有限公司（国营第八七三厂） 一种陶瓷贴片封装双向低结电容tvs二极管的设计方法
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