CN204464262U - 一种三维叠层封装结构 - Google Patents

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Abstract

本实用新型涉及一种三维叠层封装结构，属于半导体封装技术领域。其芯片Ⅰ1为两个或两个以上，且横向和/或纵向分布，芯片Ⅱ为两个或两个以上，且横向和/或纵向分布，所述芯片Ⅰ由背面嵌入包封体Ⅰ内，所述芯片Ⅰ的上表面和包封体Ⅰ的上表面设置再钝化层，所述再钝化层的表面选择性地设置再布线金属层Ⅰ和包封体Ⅱ，所述芯片Ⅱ与再布线金属层Ⅰ倒装连接，所述包封体Ⅱ包封芯片Ⅱ、再布线金属层Ⅰ，所述包封体Ⅱ的上表面选择性地设置再布线金属层Ⅱ和表面保护层，并露出再布线金属层Ⅱ的输入/输出端。本实用新型提供了一种不依赖封装基板、实现多芯片封装且实现封装尺寸小型化、并提升封装密度和封装性能的三维叠层封装结构。

Description

一种三维叠层封装结构
技术领域
本实用新型涉及一种三维叠层封装结构，属于半导体封装技术领域。
背景技术
在当前的半导体行业中，电子封装已经成为行业发展的一个重要方面。几十年的封装技术的发展，使高密度、小尺寸的封装要求成为封装的主流方向。
随着电子产品向更薄、更轻、更高引脚密度、更低成本方面发展，采用单颗芯片封装技术已经逐渐无法满足产业需求，传统多芯片封装技术中，芯片与芯片之间的对话通过基板实现，即芯片信号传输必须在基板上传输一圈才能到达另外的一个芯片，甚至需要到印刷电路板上传输才能实现信号的交流，这大大损失了信号的传输速度，增加了封装模块的功率消耗，尤其是在多种芯片封装形成模块的时候，与现代社会提倡的绿色能源的理念矛盾。另一方面，多芯片封装采用在同一基板上肩并肩排列或者现有的三维堆叠的连接均会因基板而导致较大的封装面积，无法因应微电子封装发展的长期趋势。
实用新型内容
本实用新型的目的在于克服上述工艺结构的不足，提供一种不依赖封装基板、实现多芯片叠层封装且实现封装尺寸小型化、并提升封装密度和封装性能的三维叠层封装结构。
本实用新型的目的是这样实现的：
本实用新型一种三维叠层封装结构，其包括面对面设置的芯片Ⅰ和芯片Ⅱ，所述芯片Ⅰ为两个或两个以上，且横向和/或纵向分布，所述芯片Ⅱ为两个或两个以上，且横向和/或纵向分布，
所述芯片Ⅰ由背面嵌入包封体Ⅰ内，所述包封体Ⅰ的上表面露出芯片Ⅰ的正面，所述芯片Ⅰ的正面和包封体Ⅰ的上表面设置再钝化层，所述再钝化层于芯片Ⅰ的芯片电极的上方形成再钝化层开口，所述再钝化层开口露出芯片Ⅰ的芯片电极的上表面，
所述再钝化层的表面选择性地设置再布线金属层Ⅰ和包封体Ⅱ，所述再布线金属层Ⅰ通过再钝化层开口与芯片Ⅰ的芯片电极连接，所述芯片Ⅱ倒装至再布线金属层Ⅰ的上表面，所述包封体Ⅱ包封芯片Ⅱ和再布线金属层Ⅰ；
于所述包封体Ⅱ的上表面开设通孔，所述通孔位于所述芯片Ⅰ的正面的垂直区域之外的芯片Ⅱ的四周，且直达芯片Ⅱ的四周的再布线金属层Ⅰ的上表面，
所述包封体Ⅱ的上表面和通孔内选择性地设置再布线金属层Ⅱ和表面保护层，所述再布线金属层Ⅱ于该通孔的底部与再布线金属层Ⅰ连接、并于该包封体Ⅱ的上表面选择性地设置再布线金属层Ⅱ的输入/输出端；
所述表面保护层覆盖所述再布线金属层Ⅱ的输入/输出端以外的再布线金属层Ⅱ的表面和包封体Ⅱ裸露的上表面。
本实用新型还包括加强层，所述加强层设置于包封体Ⅰ的下表面，并与包封体Ⅰ之间设置粘附层。
本实用新型两个相邻所述芯片Ⅰ之间通过再布线金属层连接。
本实用新型两个相邻所述芯片Ⅱ之间通过再布线金属层连接。
本实用新型所述芯片Ⅱ通过连接件Ⅰ与再布线金属层Ⅰ倒装连接。
本实用新型所述连接件Ⅰ为焊球、焊块和/或微金属凸块。
本实用新型所述再布线金属层Ⅱ的输入/输出端设置焊球、焊块和/或微金属凸块。
本实用新型所述包封体Ⅱ的上表面高于芯片Ⅱ的水平高度，其高度差h为20～50微米。
 本实用新型的有益效果是：
本实用新型公开了一种三维叠层封装结构，其通过采用圆片级封装技术成形的高密度再布线金属层连接多个芯片Ⅰ与芯片Ⅱ，从而去除了传统封装中的封装基板，缩短了芯片间的连接距离，再通过金属柱和/或另一再布线金属层将封装体信号传输至整个封装结构的输入/输出端，加快了信号传输的速度；
同时，多个芯片Ⅰ与芯片Ⅱ面对面横向分布和/或纵向分布连接，替代了传统的较大的封装面积的封装方式，如多芯片采用在同一基板上肩并肩排列封装方式或者采用基板连通的三维堆叠的连接封装方式，降低了封装体的封装体积，实现了芯片封装尺寸的小型化，提升了封装密度和封装性能，有利于圆片级封装技术在薄型封装结构中的推进，符合绿色能源的现代社会理念，从而因应了微电子封装发展的长期趋势。
为让本实用新型的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。
附图说明
图1为本实用新型一种三维叠层封装结构的实施例的剖面示意图；
图2为图1中芯片Ⅱ与通孔的横向分布状态示意图；
图3为图1中芯片Ⅰ与芯片Ⅱ纵向分布状态示意图；
其中：
芯片Ⅰ1
芯片电极13
芯片电极开口131
芯片表面钝化层15
包封体Ⅰ2
再钝化层3
再钝化层开口31
再布线金属层Ⅰ4
芯片Ⅱ5
芯片电极53
芯片电极开口531
芯片表面钝化层55
再布线金属层Ⅱ6、61
连接件Ⅱ62
再布线金属层Ⅱ的输入/输出端63
焊球67
包封体Ⅱ7
通孔71
表面保护层8
加强层9
粘附层91。
具体实施方式
现在将在下文中参照附图更加充分地描述本实用新型，在附图中示出了本实用新型的示例性实施例，从而本公开将本实用新型的范围充分地传达给本领域的技术人员。然而，本实用新型可以以许多不同的形式实现，并且不应被解释为限制于这里阐述的实施例。
实施例，参见图1至图3
如图1所示，为本实用新型一种三维叠层封装结构的剖面示意图，其芯片Ⅰ1的芯片本体的正面设有芯片电极13和芯片表面钝化层15，芯片表面钝化层15覆盖芯片电极开口131以外的芯片Ⅰ1的正面。包封材料包封芯片Ⅰ1且只露出芯片Ⅰ1的正面。包封材料的材质目前以环氧树脂、酚醛树脂、有机硅树脂和不饱和聚酯树脂最为常用，并在其中添加氧化硅、氧化铝等填充料，以改善包封料的强度、电性能、粘度等性能，并提升封装结构的热机械可靠性。包封材料包封、固化完成后，呈固状的包封体Ⅰ2，可以起到防水、防潮、防震、防尘、散热、绝缘等作用。一般地，包封体Ⅰ2的上表面在垂直方向上不低于芯片Ⅰ1的正面，以将芯片Ⅰ1完全嵌入在其中。在芯片Ⅰ1的正面和包封体Ⅰ2的上表面设置氧化硅、氮化硅或树脂类介电材质的再钝化层3，并于芯片Ⅰ1的芯片电极13的上方形成再钝化层开口31，以露出芯片Ⅰ1的芯片电极的上表面。再钝化层3的表面设置采用圆片级封装技术成形的再布线金属层Ⅰ4，再布线金属层Ⅰ4的材质包括但不限于铜，该再布线金属层Ⅰ4的通过再钝化层开口31向下与芯片Ⅰ1的芯片电极13连接。该再布线金属层Ⅰ4的上表面设置再布线金属层Ⅰ的输入/输出端41和再布线金属层Ⅰ的输入/输出端42，其中再布线金属层Ⅰ的输入/输出端42是为后续工艺面对面倒装于芯片Ⅰ1的芯片Ⅱ5设置，再布线金属层Ⅰ的输入/输出端41设置于再布线金属层Ⅰ的输入/输出端42的四周，且分布于芯片Ⅰ1的正面的垂直区域之外。再布线金属层Ⅰ4可以是单层，也可以是多层，根据实际需要确定。
芯片Ⅱ5的芯片本体的正面设有芯片电极53和芯片表面钝化层55，芯片表面钝化层55覆盖芯片电极开口531以外的芯片Ⅱ5的上表面。
芯片Ⅱ5的芯片电极53通过连接件Ⅰ57与再布线金属层Ⅰ的输入/输出端42实现倒装连接。具体地，垂直于再布线金属层Ⅰ4分布的连接件Ⅰ57可以为生长于芯片Ⅱ5的芯片电极53处的微金属凸块，微金属凸块的下端设有焊料（图中未示出），以使连接件Ⅰ57与再布线金属层Ⅰ的输入/输出端42进行连接。微金属凸块的横截面呈圆形或四边形、六边形等多边形，其材质为导电性能良好的铜、银、金等。连接件Ⅰ57也可以为焊球和/或焊块，将芯片Ⅱ5与再布线金属层Ⅰ的输入/输出端42连接，形成电气连通。包封体Ⅱ7包封芯片Ⅱ5、连接件Ⅰ57和再布线金属层Ⅰ4。包封体Ⅱ7的材质与包封体Ⅰ2的材质可以相同，也可以不同，根据实际需要选择，但其固化成形后同样可以起到防水、防潮、防震、防尘、散热、绝缘等作用。包封体Ⅱ7的上表面高于芯片Ⅱ5的水平高度，其高度差h为20～50微米，以使后续设置的再布线金属层Ⅱ6与芯片Ⅱ5绝缘。
于包封体Ⅱ7的上表面开设垂直再布线金属层Ⅰ4的通孔71，通孔71的底部直达再布线金属层Ⅰ的输入/输出端41的上表面。通孔71的横截面一般呈圆形。于包封体Ⅱ7的上表面和通孔71的内壁选择性地设置采用圆片级封装技术成形的再布线金属层Ⅱ6，再布线金属层Ⅱ6的材质包括但不限于铜。再布线金属层Ⅱ6于通孔71的底部与再布线金属层Ⅰ的输入/输出端41连接。再布线金属层Ⅱ6可以是单层，也可以是多层，根据实际需要确定。
再布线金属层Ⅱ6的表面选择性地设置再布线金属层Ⅱ的输入/输出端63。表面保护层8覆盖再布线金属层Ⅱ的输入/输出端63以外的再布线金属层Ⅱ6的表面和包封体Ⅱ7裸露的上表面。再布线金属层Ⅱ的输入/输出端63设置焊球、焊块和/或微金属凸块，以便于与PCB板或基板连接。
为加强整个封装结构的强度，还可以在芯片Ⅰ1的下方设置加强层9，加强层9通过硅胶等材质的粘附层91与包封体Ⅰ2的下表面固连，加强层9的材质为具有支撑作用的硅、金属铜、铁镍合金等，其厚度一般在30～50微米，也可以根据实际需要增厚或减薄其厚度。同时，金属铜、铁镍合金等导热性好的材质的加强层9还可以为整个封装结构散热，以提高本发明一种三维封装结构的可靠性。
芯片Ⅱ5包括但不限于IC芯片，也可以是任何半导体芯片。芯片Ⅱ5可以为两个或两个以上，可以横向分布，如图2所示，示意了芯片Ⅱ与通孔的横向分布状态，图中芯片Ⅱ51、52、53平铺排列或阵列排列，通孔71排列在其四周。两个相邻的芯片Ⅱ5之间可以没有电气连接，也可以通过再布线金属层Ⅱ6连接。同样，芯片Ⅰ1包括但不限于IC芯片，可以是任何半导体芯片，且芯片Ⅰ1也可以为两个或两个以上，且横向分布。
芯片Ⅱ5可以是纵向分布，如图3所示，示意了芯片Ⅰ与芯片Ⅱ纵向分布状态，图中芯片Ⅱ51、52上下排列。芯片Ⅱ51与芯片Ⅱ52之间可以没有电气连接，也可以通过再布线金属层Ⅱ6连接。芯片Ⅰ1也可以是纵向分布，通过再布线金属层Ⅱ6和/或再布线金属层Ⅰ4连接。
实际使用时，芯片Ⅱ5与芯片Ⅰ1一般在横向排布的同时进行纵向的排布，相关联的芯片之间通过铺设的再布线金属层Ⅱ6和/或再布线金属层Ⅰ4有机连接，以使多个芯片在封装体内部实现三维空间排布，提升了封装密度，缩小了多芯片封装尺寸，并最大限度地缩短了信号传输的路线。
本实用新型一种三维叠层封装结构不限于上述优选实施例，如芯片Ⅰ1和芯片Ⅱ5的型号可以相同，也可以不同，根据实际需要确定。因此，任何本领域技术人员在不脱离本实用新型的精神和范围内，依据本实用新型的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本实用新型权利要求所界定的保护范围内。

Claims (8)

1.一种三维叠层封装结构，其特征在于：其包括面对面设置的芯片Ⅰ（1）和芯片Ⅱ（5），所述芯片Ⅰ（1）为两个或两个以上，且横向和/或纵向分布，所述芯片Ⅱ（5）为两个或两个以上，且横向和/或纵向分布，
所述芯片Ⅰ（1）由背面嵌入包封体Ⅰ（2）内，所述包封体Ⅰ（2）的上表面露出芯片Ⅰ（1）的正面，所述芯片Ⅰ（1）的正面和包封体Ⅰ（2）的上表面设置再钝化层（3），所述再钝化层（3）于芯片Ⅰ（1）的芯片电极的上方形成再钝化层开口（31），所述再钝化层开口（31）露出芯片Ⅰ（1）的芯片电极的上表面，
所述再钝化层（3）的表面选择性地设置再布线金属层Ⅰ（4）和包封体Ⅱ（7），所述再布线金属层Ⅰ（4）通过再钝化层开口（31）与芯片Ⅰ（1）的芯片电极连接，所述芯片Ⅱ（5）倒装至再布线金属层Ⅰ（4）的上表面，所述包封体Ⅱ（7）包封芯片Ⅱ（5）和再布线金属层Ⅰ（4）；
于所述包封体Ⅱ（7）的上表面开设通孔（71），所述通孔（71）位于所述芯片Ⅰ（1）的正面的垂直区域之外的芯片Ⅱ（5）的四周，且直达芯片Ⅱ（5）的四周的再布线金属层Ⅰ（4）的上表面，
所述包封体Ⅱ（7）的上表面和通孔（71）内选择性地设置再布线金属层Ⅱ（6）和表面保护层（8），所述再布线金属层Ⅱ（6）于该通孔（71）的底部与再布线金属层Ⅰ（4）连接、并于该包封体Ⅱ（7）的上表面选择性地设置再布线金属层Ⅱ的输入/输出端（63）；
所述表面保护层（8）覆盖所述再布线金属层Ⅱ的输入/输出端（63）以外的再布线金属层Ⅱ（6）的表面和包封体Ⅱ（7）裸露的上表面。
2.根据权利要求1所述的一种三维叠层封装结构，其特征在于：还包括加强层（9），所述加强层（9）设置于包封体Ⅰ（2）的下表面，并与包封体Ⅰ（2）之间设置粘附层（91）。
3.根据权利要求1或2所述的一种三维叠层封装结构，其特征在于：两个相邻所述芯片Ⅰ（1）之间通过再布线金属层连接。
4.根据权利要求1或2所述的一种三维叠层封装结构，其特征在于：两个相邻所述芯片Ⅱ（5）之间通过再布线金属层连接。
5.根据权利要求1或2所述的一种三维叠层封装结构，其特征在于：所述芯片Ⅱ（5）通过连接件Ⅰ（57）与再布线金属层Ⅰ（4）倒装连接。
6.根据权利要求5所述的一种三维叠层封装结构，其特征在于：所述连接件Ⅰ（57）为焊球、焊块和/或微金属凸块。
7.根据权利要求1或2所述的一种三维叠层封装结构，其特征在于：所述再布线金属层Ⅱ的输入/输出端（63）设置焊球、焊块和/或微金属凸块。
8.根据权利要求1或2所述的一种三维叠层封装结构，其特征在于：所述包封体Ⅱ（7）的上表面高于芯片Ⅱ（5）的水平高度，其高度差h为20～50微米。
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