CN204065625U - 一种阵列基板及液晶显示装置 - Google Patents

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Abstract

本实用新型实施例提供了一种阵列基板及液晶显示装置，用以实现只需使用一根栅线，即可对同一像素单元内的亚像素电极进行充电，实现电荷共享，从而简化了阵列基板，提高了像素单元的开口率。该实用新型提供的一种阵列基板，应用于垂直排列模式的液晶显示装置，所述阵列基板包括由相邻的数据线围成的多列像素单元，每列像素单元包括多个像素单元，每个像素单元中包括第一亚像素电极、第二亚像素电极、第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管，每个像素单元还包括：在第一亚像素电极与第二亚像素电极之间设置有一根栅线；栅线分别与第一薄膜晶体管的栅极、第二薄膜晶体管的栅极与第三薄膜晶体管的栅极电性相连。

Description

一种阵列基板及液晶显示装置
技术领域
本实用新型涉及液晶显示技术领域，尤其涉及一种阵列基板及液晶显示装置。
背景技术
液晶显示技术是目前使用最为广泛的显示技术，主要应用于电视机、手机以及公共信息显示装置。
液晶显示的模式主要可以分为扭曲向列相(Twisted Nematic，TN)模式、垂直排列(Vertical-Aligned，VA)模式以及面内开关(In-Plane Switching，IPS)模式。其中，由于使用垂直排列模式的液晶显示装置可以在一个像素单元内可实现八畴液晶排列，从而得到较宽视角，并且通过该液晶显示装置显示输出的图像相对其他液晶显示装置显示输出的图像具有较高的对比度，因此，垂直排列模式的液晶显示技术广泛应用于大尺寸的液晶显示装置。然而，目前通常采用电荷共享的方式(Charge Sharing)实现八畴液晶排列，使用电荷共享的方式在一个像素单元中要用到相邻的两根栅线，对阵列基板进行布线相对来说比较复杂，而且像素单元的开口率也相对较低。
综上所述，现有技术中，使用垂直排列模式的液晶显示装置，利用电荷共享的方式在一个像素单元内实现八畴液晶排列，将要用到两根栅线，并且该方式相对来说比较复杂，像素单元的开口率也相对较低。
实用新型内容
本实用新型实施例提供了一种阵列基板及液晶显示装置，用以在垂直排列模式的液晶显示装置中，实现只需使用一根栅线，即可对同一像素单元内的亚像素电极进行充电，实现电荷共享，从而简化了阵列基板，提高了像素单元的开口率。
本实用新型实施例提供了一种阵列基板，应用于垂直排列模式的液晶显示装置，所述阵列基板包括由相邻的数据线围成的多列像素单元，每列像素单元包括多个像素单元，每个像素单元中包括亚像素电极、公共电极线、薄膜晶体管，其中，所述亚像素电极包括第一亚像素电极、第二亚像素电极，所述公共电极线包括第一公共电极线、第二公共电极线，所述薄膜晶体管包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管，每个像素单元还包括：
在所述第一亚像素电极与所述第二亚像素电极之间设置有一根栅线；
所述栅线分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极与所述第三薄膜晶体管的栅极电性相连。
通过该阵列基板，在垂直排列模式的液晶显示装置中，在每一像素单元中，相邻的亚像素电极之间设置的一根栅线，实现对相邻的亚像素电极同时进行充电，并实现相邻的亚像素电极的存储电容的电荷共享；同时简化了阵列基板的布线，从而也提高了该像素单元的开口率。
较佳地，所述栅线分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极与所述第三薄膜晶体管的栅极电性相连，包括：
所述第一薄膜晶体管的栅极可以为所述栅线的第一凸出部，所述第二薄膜晶体管的栅极可以为所述栅线的第二凸出部，所述第三薄膜晶体管的栅极可以为所述栅线的一部分。较佳地，所述第一薄膜晶体管的源极与数据线电性相连，所述第二薄膜晶体管的源极与数据线电性相连，所述第三薄膜晶体管的源极与所述第一亚像素电极电性相连；
所述第一薄膜晶体管的漏极与所述第一亚像素电极电性相连，所述第二薄膜晶体管的漏极与所述第二亚像素电极电性相连，所述第三薄膜晶体管的漏极与所述第二公共电极线电性相连或者所述第一公共电极线电性相连。
较佳地，所述第一公共电极线和所述第二公共电极线分别位于栅线的两侧，所述第一公共电极线靠近所述第一亚象素电极，所述第二公共电极线靠近所述第二亚象素电极。
较佳地，每一所述公共电极线包括，与所述栅线平行的部分、与所述数据线平行的部分；
所述第一公共电极线与所述第一亚像素电极部分重叠或全部重叠，在所述第一公共电极线与所述第一亚像素电极重叠的部分，形成第一存储电容；所述第二公共电极线与所述第二亚像素电极部分重叠或全部重叠，在所述第二公共电极线与所述第二亚像素电极重叠的部分，形成第二存储电容。
较佳地，每一所述亚像素电极包括：与栅线平行的根茎、与数据线平行的根茎、分支部以及对应于所述分支部的狭缝。
较佳地，所述第三薄膜晶体管的沟道宽长比小于所述第一薄膜晶体管的沟道宽长比。
较佳地，所述第二薄膜晶体管的沟道宽长比等于所述第一薄膜晶体管的沟道宽长比。
较佳地，所述第一亚像素电极的面积大于或者等于所述第二亚像素电极的面积。
较佳地，所述第一亚像素电极的面积最大值为所述第二亚像素电极的面积的1.5倍。
本实用新型实施例提供了一种液晶显示装置，包括阵列基板、彩膜基板以及位于所述阵列基板与所述彩膜基板之间的液晶层，所述阵列基板为上述的阵列基板。
通过该液晶显示装置，在每一像素单元中，相邻的亚像素电极之间设置的一根栅线，实现对相邻的亚像素电极同时进行充电，并实现相邻的亚像素电极的存储电容的电荷共享；同时简化了阵列基板的布线，从而也提高了该像素单元的开口率。
附图说明
图1为本实用新型实施例提供的一种阵列基板的像素单元的平面图；
图2为本实用新型实施例提供的阵列基板的过孔以及有源层的平面图；
图3a为图1所示的阵列基板在A1-A2方向的剖面图；
图3b为图1所示的阵列基板在B1-B2方向的剖面图；
图4为本实用新型实施例提供的阵列基板的制作方法的流程示意图；
图5为本实用新型实施例提供的阵列基板的电路原理图；
图6为本实用新型实施例提供的一种液晶显示装置的剖面图；
图7为本实用新型实施例提供的液晶显示装置中的彩膜基板的剖面图。
具体实施方式
本实用新型实施例提供了一种阵列基板及液晶显示装置，用以实现只需使用一根栅线，即可对同一像素单元内的亚像素电极进行充电，实现电荷共享，从而简化了阵列基板，提高了像素单元的开口率。
本实用新型实施例提供了一种阵列基板，应用于垂直排列模式的液晶显示装置，所述阵列基板包括由相邻的数据线围成的多列像素单元，每列像素单元包括多个像素单元，每个像素单元中包括亚像素电极、公共电极线、薄膜晶体管，其中，所述亚像素电极包括第一亚像素电极、第二亚像素电极，所述公共电极线包括第一公共电极线、第二公共电极线，所述薄膜晶体管包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管，每个像素单元还包括：
在所述第一亚像素电极与所述第二亚像素电极之间设置有一根栅线；
所述栅线分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极与所述第三薄膜晶体管的栅极电性相连。
较佳地，所述栅线分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极与所述第三薄膜晶体管的栅极电性相连，包括：
所述第一薄膜晶体管的栅极可以为所述栅线的第一凸出部，所述第二薄膜晶体管的栅极可以为所述栅线的第二凸出部，所述第三薄膜晶体管的栅极可以为所述栅线的一部分。较佳地，所述第一薄膜晶体管的源极与数据线电性相连，所述第二薄膜晶体管的源极与数据线电性相连，所述第三薄膜晶体管的源极与所述第一亚像素电极电性相连；
所述第一薄膜晶体管的漏极与所述第一亚像素电极电性相连，所述第二薄膜晶体管的漏极与所述第二亚像素电极电性相连，所述第三薄膜晶体管的漏极与所述第二公共电极线电性相连或者所述第一公共电极线电性相连。
较佳地，所述第一公共电极线和所述第二公共电极线分别位于栅线的两侧，所述第一公共电极线靠近所述第一亚象素电极，所述第二公共电极线靠近所述第二亚象素电极。
较佳地，每一所述公共电极线包括，与所述栅线平行的部分、与所述数据线平行的部分；
所述第一公共电极线与所述第一亚像素电极部分重叠或全部重叠，在所述第一公共电极线与所述第一亚像素电极重叠的部分，形成第一存储电容；所述第二公共电极线与所述第二亚像素电极部分重叠或全部重叠，在所述第二公共电极线与所述第二亚像素电极重叠的部分，形成第二存储电容。
较佳地，每一所述亚像素电极包括：与栅线平行的根茎、与数据线平行的根茎、分支部以及对应于所述分支部的狭缝。
较佳地，所述第三薄膜晶体管的沟道宽长比小于所述第一薄膜晶体管的沟道宽长比。
较佳地，所述第二薄膜晶体管的沟道宽长比等于所述第一薄膜晶体管的沟道宽长比。
较佳地，所述第一亚像素电极的面积大于或者等于所述第二亚像素电极的面积。
较佳地，所述第一亚像素电极的面积最大值为所述第二亚像素电极的面积的1.5倍。
在同一像素单元中，第一亚像素电极、第二亚像素电极之间设置的一根栅线，通过与第一薄膜晶体管的栅极、第二薄膜晶体管的栅极与第三薄膜晶体管的栅极电性相连，实现对第一亚像素电极与第二亚像素电极同时进行充电，并实现第一亚像素电极的存储电容的电荷与第二亚像素电极的存储电容的电荷共享；同时由于只使用了一根栅线，简化了阵列基板的布线，从而也提高了该像素单元的开口率。
下面结合附图对本实用新型实施例提供的阵列基板进行解释说明。
参见图1，本实用新型实施例提供的一种阵列基板，包括由相邻的数据线101、数据线111围成的像素单元102，像素单元102中包括栅线100、第一亚像素电极103、第二亚像素电极104、第一公共电极线105、第二公共电极线106、第一薄膜晶体管107、第二薄膜晶体管108、第三薄膜晶体管109。参见图2，该阵列基板还包括第一过孔211、第二过孔221、第三过孔231，第四过孔241，第一有源层212、第二有源层222、第三有源层232，其中，
栅线100位于在第一亚像素电极103与第二亚像素电极104之间；
参见图2，第一亚像素电极103包括与栅线平行的根茎113、与数据线平行的根茎123、分支部133以及对应于所述分支部的狭缝143；
第二亚像素电极104包括与栅线平行的根茎114、与数据线平行的根茎124、分支部134以及对应于所述分支部的狭缝144；
第一公共电极线105与第二公共电极线106分别位于栅线100的两侧，第一公共电极线105靠近第一亚象素电极103，第二公共电极线106靠近第二亚象素电极104；
第一公共电极线105包括与栅线100平行的部分115、与数据线100平行的部分125、135以及凸出部145、155；
第二公共电极线106包括与栅线100平行的部分116、与数据线100平行的部分126、136以及凸出部146、156；
其中，第一公共电极线与栅线平行的部分115和与数据线平行的部分125、135与第一亚像素电极部分重叠或者完全重叠，其中，所述重叠的部分形成了第一存储电容CSTa；第二公共电极线与栅线平行的部分116和与数据线平行的部分126、136与第二亚像素电极部分重叠或者完全重叠，其中，所述重叠的部分形成了第二存储电容CSTb；
参看图1和图2，第一薄膜晶体管107包括栅极、漏极127以及源极137，其中，第一薄膜晶体管107的栅极可以为栅线100的第一凸出部117，第一薄膜晶体管107的漏极127通过第一过孔211与第一亚像素电极103相连，第一薄膜晶体管107的源极137与数据线101相连；
第二薄膜晶体管108包括栅极、漏极128以及源极138，其中，第二薄膜晶体管108的栅极可以为栅线100的第二凸出部118，第二薄膜晶体管108的漏极128通过第二过孔221与第二亚像素电极104相连，第二薄膜晶体管108的源极138通过第一薄膜晶体管107的源极137，与数据线101相连；
第三薄膜晶体管109包括栅极、漏极129以及源极139，其中，第三薄膜晶体管109的栅极119可以为栅线100的一部分，第三薄膜晶体管109的漏极129通过第四过孔241与第二公共电极线的凸出部156相连，进而与第二公共电极线106相连，第三薄膜晶体管109的源极139通过第三过孔231与第一亚像素电极103相连。
其中，第三薄膜晶体管109的漏极129也可以与第一公共电极线105相连。
参见图3a、图3b，本实用新型实施例提供的一种阵列基板，还包括第一衬底基板301、栅极绝缘层302以及钝化层303。
下面从工艺流程方面说明本实用新型实施例提供的阵列基板的制作方法。
参见图4，本实用新型实施例提供的阵列基板的制作方法，该方法包括步骤：
S401、在第一衬底基板301上通过溅射沉积金属层，涂覆光刻胶、曝光显影、刻蚀，形成栅线100、第一公共电极线105、第二公共电极线106；其中，所述栅线100、第一公共电极线105以及第二公共电极线106可以采用铜(Cu)、铝(Al)、钼(Mo)、钛(Ti)、铬(Cr)、钨(W)等金属材料制备，也可以采用上述材料的合金制备；所述栅线100既可以为单层结构，也可以为多层结构；
S402、在栅线100、第一公共电极线105、第二公共电极线106上通过等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)沉积，形成栅极绝缘层302；其中，所述栅极绝缘层302可以采用氮化硅或氧化硅等材料制备；所述栅极绝缘层302既可以为单层结构，也可以为多层结构；
S403、通过涂覆光刻胶、曝光显影、刻蚀，形成第四过孔241，通过第四过孔241暴露出第二公共电极线106，具体暴露出第二公共电极线的凸出部156；
S404、在栅极绝缘层302上通过沉积半导体层，例如利用PECVD连续沉积非晶硅(a-Si)和掺杂非晶硅(n+a-Si)或者沉积铟镓锌氧化物(Indium GalliumZinc Oxide，IGZO)，涂覆光刻胶、曝光显影、刻蚀，形成第一有源层212、第二有源层222以及第三有源层232；其中，第一有源层212、第二有源层222以及第三有源层232可以采用非晶硅、多晶硅、微晶硅、氧化物半导体等材料制备；
S405、在有源层212、222、232上通过溅射沉积金属层，涂覆光刻胶、曝光显影、刻蚀，形成数据线101、数据线111、源极137、源极138、源极139、漏极127、漏极128、漏极129；其中，所述数据线101、数据线111、源极137、源极138、源极139、漏极127、漏极128、漏极129可以采用铜(Cu)、铝(Al)、钼(Mo)、钛(Ti)、铬(Cr)、钨(W)等金属材料制备；
S406、在数据线101、数据线111上通过沉积形成钝化层303，例如利用PECVD沉积氮化硅，涂覆树脂层；其中，钝化层303可采用无机物例如氮化硅等材料制备；
S407、在钝化层303上通过涂覆光刻胶、曝光显影、刻蚀，形成第一过孔211、第二过孔221以及第三过孔231；其中，第一过孔211暴露出第一薄膜晶体管的漏极127；第二过孔221暴露出第二薄膜晶体管的漏极128；第三过孔231暴露出第三薄膜晶体管的源极139；
S408、通过溅射导电材料层，涂覆光刻胶、曝光显影、刻蚀，形成第一亚像素电极103以及第二亚像素电极104；其中，第一亚像素电极103以及第二亚像素电极104可以采用氧化铟锡(Indium Tin Oxide，ITO)、氧化铟锌(IndiumZinc Oxide，IZO)等透明金属氧化物导电材料制备。
另外，图5为本实用新型实施例提供的阵列基板的电路原理图，其中，PEa为第一亚像素电极；PEb为第二亚像素电极；Vcom为公共电压，CLCa为第一液晶电容，CLCb为第二液晶电容，CSTa为第一存储电容，CSTb为第二存储电容。
当栅线(GL)打开后，第一薄膜晶体管107、第二薄膜晶体管108、第三薄膜晶体管109均导通；
数据线(DL)上的电压Vdata，通过第一薄膜晶体管107产生充电电流I1，并对第一存储电容CSTa进行充电，同时第三薄膜晶体管109产生放点电流I3，对第一存储电容CSTa放电；
数据线DL上的电压Vdata，通过第二薄膜晶体管108产生充电电流I2，并对第二存储电容CSTb进行充电。
由于第一液晶电容CLCa的容量、第二液晶电容CLCb的容量远小于第一存储电容CSTa的容量、第二存储电容CSTb的容量，从而液晶电容CLCa、液晶电容CLCb可以忽略不计。
因此，得到第二存储电容CSTb上的电荷Qb大于第一存储电容CSTa上的电荷Qa。
当第一亚像素电极103的电极面积等于第二亚像素电极104的电极面积时，第一存储电容CSTa等于第二存储电容CSTb。由于第二存储电容CSTb上的电荷Qb大于第一存储电容CSTa上的电荷Qa，那么第二亚像素的电压Vb大于第一亚像素的电压Va；
当第一亚像素电极103的电极面积大于第二亚像素电极104的电极面积时，第一存储电容CSTa大于第二存储电容CSTb。由于第二存储电容CSTb上的电荷Qb大于第一存储电容CSTa上的电荷Qa，那么第二亚像素的电压Vb远大于第一亚像素的电压Va。
在一般情况下，第一亚像素的电压Va与第二亚像素的电压Vb满足如下关系：0.6Vb<Va<0.9Vb，从而可以得出：
0.6(I2)/CSTb<(I1-I3)/CSTa<0.9(I2)/CSTb；       公式一
由于I1正比于第一薄膜晶体管的沟道宽长比，I2正比于第二薄膜晶体管的沟道宽长比，I3正比于第三薄膜晶体管的沟道宽长，因此，假设第一薄膜晶体管的沟道宽长比为w1/l1，第二薄膜晶体管的沟道宽长比为w2/l2，第三薄膜晶体管的沟道宽长为w3/l3，则有：
0.6(w2/l2)/CSTb<(w1/l1-w3/l3)/CSTa<0.9(w2/l2)/CSTb；     公式二
当第一亚像素电极103的电极面积等于第二亚像素电极104的电极面积，即第一存储电容CSTa等于第二存储电容CSTb，且第一薄膜晶体管的沟道宽长比w1/l1等于第二薄膜晶体管的沟道宽长比w2/l2时，由公式二可得：
0.6(w1/l1)<(w1/l1-w3/l3)<0.9(w1/l1)       公式三
通过对公式三进行计算，可得：
0.1(w1/l1)<w3/l3<0.4(W1/l1)       公式四
根据公式四可知，当第一存储电容CSTa等于第二存储电容CSTb，第一薄膜晶体管是沟道宽长比w1/l1等于第二薄膜晶体管的沟道宽长比w2/l2时，第三薄膜晶体管的沟道宽长的最小值为第一薄膜晶体管是沟道宽长比的0.1倍。
当第一亚像素电极103的电极面积大于第二亚像素电极104的电极面积时，即第一存储电容CSTa大于第二存储电容CSTb。
假设第一存储电容CSTa等于1.5倍的第二存储电容CSTb，且第一薄膜晶体管的沟道宽长比w1/l1等于第二薄膜晶体管的沟道宽长比w2/l2，由公式二可得：
w3/l3<0.1(w1/l1)         公式五
根据公式五可知，当第一存储电容CSTa等于1.5倍的第二存储电容CSTb，第一薄膜晶体管的沟道宽长比w1/l1等于第二薄膜晶体管的沟道宽长比w2/l2时，第三薄膜晶体管的沟道宽长的最小值可以比第一薄膜晶体管的沟道宽长比的0.1倍更小。
在一般情况下，第三薄膜晶体管109的沟道宽长比小于第一薄膜晶体管107的沟道宽长比，由上述推论可知，本实用新型中的第三薄膜晶体管109的沟道宽长比甚至可以小于第一薄膜晶体管107的沟道宽长比的0.1倍。
因此，本实用新型实施例提供的阵列基板通过使用同一根栅线对两个亚像素电极充电，实现电荷共享，可以极大程度的简化阵列基板的结构，从而提高像素单元的开口率。
参见图6，本实用新型实施例提供了一种液晶显示装置，该液晶显示装置包括上述阵列基板。该液晶显示装置还包括：
与上述阵列基板601相对设置的彩膜基板602以及位于阵列基板601与彩膜基板602之间的液晶层603。其中，所述液晶层603包括反应性介晶单体(reactive mesogen，RM)，该反应性介晶单体在紫外光照射下发生聚合反应，从而使得液晶分子能够获得特定的预倾角。
较佳地，所述液晶显示装置可以为液晶显示屏。
参见图7，本实用新型实施例提供的液晶显示装置中的彩膜基板602，包括衬底基板701、黑矩阵702、彩膜层703、平坦层704、公共电极层705。
综上所述，本实用新型实施例提供的一种阵列基板及液晶显示装置，实现了只需使用一根栅线，即可对同一像素单元内的亚像素电极充电，实现电荷共享，从而简化了阵列基板的布线结构，提高了像素单元的开口率。
显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (11)

1.一种阵列基板，应用于垂直排列模式的液晶显示装置，所述阵列基板包括由相邻的数据线围成的多列像素单元，每列像素单元包括多个像素单元，每个像素单元中包括亚像素电极、公共电极线、薄膜晶体管，其中，所述亚像素电极包括第一亚像素电极、第二亚像素电极，所述公共电极线包括第一公共电极线、第二公共电极线，所述薄膜晶体管包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管，其特征在于，每个像素单元还包括：
在所述第一亚像素电极与所述第二亚像素电极之间设置有一根栅线；
所述栅线分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极与所述第三薄膜晶体管的栅极电性相连。
2.根据权利要求1所述的阵列基板，其特征在于，所述栅线分别与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极与所述第三薄膜晶体管的栅极电性相连，包括：
所述第一薄膜晶体管的栅极可以为所述栅线的第一凸出部，所述第二薄膜晶体管的栅极可以为所述栅线的第二凸出部，所述第三薄膜晶体管的栅极可以为所述栅线的一部分。
3.根据权利要求1所述的阵列基板，其特征在于，所述第一薄膜晶体管的源极与数据线电性相连，所述第二薄膜晶体管的源极与数据线电性相连，所述第三薄膜晶体管的源极与所述第一亚像素电极电性相连；
所述第一薄膜晶体管的漏极与所述第一亚像素电极电性相连，所述第二薄膜晶体管的漏极与所述第二亚像素电极电性相连，所述第三薄膜晶体管的漏极与所述第二公共电极线电性相连或者所述第一公共电极线电性相连。
4.根据权利要求1所述的阵列基板，其特征在于，所述第一公共电极线和所述第二公共电极线分别位于栅线的两侧，所述第一公共电极线靠近所述第一亚象素电极，所述第二公共电极线靠近所述第二亚象素电极。
5.根据权利要求4所述的阵列基板，其特征在于，每一所述公共电极线包括，与所述栅线平行的部分、与所述数据线平行的部分；
所述第一公共电极线与所述第一亚像素电极部分重叠或全部重叠，在所述第一公共电极线与所述第一亚像素电极重叠的部分，形成第一存储电容；所述第二公共电极线与所述第二亚像素电极部分重叠或全部重叠，在所述第二公共电极线与所述第二亚像素电极重叠的部分，形成第二存储电容。
6.根据权利要求1所述的阵列基板，其特征在于，每一所述亚像素电极包括：与栅线平行的根茎、与数据线平行的根茎、分支部以及对应于所述分支部的狭缝。
7.根据权利要求1所述的阵列基板，其特征在于，所述第三薄膜晶体管的沟道宽长比小于所述第一薄膜晶体管的沟道宽长比。
8.根据权利要求7所述的阵列基板，其特征在于，所述第二薄膜晶体管的沟道宽长比等于所述第一薄膜晶体管的沟道宽长比。
9.根据权利要求1所述的阵列基板，其特征在于，所述第一亚像素电极的面积大于或者等于所述第二亚像素电极的面积。
10.根据权利要求9所述的阵列基板，其特征在于，所述第一亚像素电极的面积最大值为所述第二亚像素电极的面积的1.5倍。
11.一种液晶显示装置，包括阵列基板、彩膜基板以及位于所述阵列基板与所述彩膜基板之间的液晶层，其特征在于，所述阵列基板为权利要求1至10任一项所述的阵列基板。
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