CN203521394U - 芯片封装结构 - Google Patents

芯片封装结构 Download PDF

Info

Publication number
CN203521394U
CN203521394U CN201320581410.0U CN201320581410U CN203521394U CN 203521394 U CN203521394 U CN 203521394U CN 201320581410 U CN201320581410 U CN 201320581410U CN 203521394 U CN203521394 U CN 203521394U
Authority
CN
China
Prior art keywords
chip
pad
groove
circuit board
packaging structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN201320581410.0U
Other languages
English (en)
Inventor
王之奇
喻琼
王文斌
王蔚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
China Wafer Level CSP Co Ltd
Original Assignee
China Wafer Level CSP Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by China Wafer Level CSP Co Ltd filed Critical China Wafer Level CSP Co Ltd
Priority to CN201320581410.0U priority Critical patent/CN203521394U/zh
Application granted granted Critical
Publication of CN203521394U publication Critical patent/CN203521394U/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种芯片封装结构，包括：芯片和封装电路板；所述芯片包括芯片功能区、位于所述芯片功能区外侧的若干第一焊盘和位于芯片边缘的沟槽，位于所述沟槽底部表面的第二焊盘，所述第二焊盘与第一焊盘之间通过金属互连层电连接，覆盖所述金属互连层、第一焊盘且暴露出第二焊盘的钝化层，位于所述第二焊盘表面的连接结构；通过所述连接结构将芯片和封装电路板固定连接。由于用于固定连接的连接结构位于所述沟槽内，因此本实用新型的芯片封装结构的总厚度小于芯片的厚度、连接结构的高度和封装电路板的厚度之和，从而有利于产品小型化。

Description

芯片封装结构
技术领域
本实用新型涉及半导体封装技术，特别涉及一种芯片封装结构。
背景技术
随着科技水平的不断发展，越来越多的消费电子产品对尺寸的要求越来越趋于小型化，例如目前的智能手机日益轻薄小型化，以满足广大消费者对智能手机便于携带且功能强大，高智能的期望。由于消费电子产品越来越趋于小型化，目前对消费电子产品内的电子芯片的封装技术提出了越来越高的要求。
公开号为CN102844769A的中国专利文献公开了一种传感器封装结构，请参考图1，为所述传感器封装结构的剖面结构示意图，包括：衬底10，位于衬底10表面的感应芯片12和第一连接焊盘11，位于所述感应芯片12表面的第二连接焊盘14，所述第一连接焊盘11和第二连接焊盘14之间通过导线15相连接；位于所述感应芯片12周围且覆盖所述导线15的封装层16，所述封装层16完全覆盖导线15、第二连接焊盘14表面和第一连接焊盘11表面，且利用所述封装层16将感应芯片12与衬底10固定。
由于部分封装层16位于感应芯片12表面，使得所述传感器封装结构的总厚度为衬底10的厚度、感应芯片12的厚度和位于感应芯片12表面的封装层16的厚度之和，所述传感器封装结构的厚度较大，不利于产品小型化。
实用新型内容
本实用新型解决的问题是提供一种芯片封装结构，能有效的降低芯片封装结构的总厚度。
为解决上述问题，本实用新型提供了一种芯片封装结构，包括：芯片和封装电路板；所述芯片包括芯片功能区、位于所述芯片功能区外侧的若干第一焊盘和位于芯片边缘的沟槽，位于所述沟槽底部表面的第二焊盘，所述第二焊盘与第一焊盘之间通过金属互连层电连接；覆盖所述金属互连层、第一焊盘且暴露出第二焊盘的钝化层；位于所述第二焊盘表面的连接结构，通过所述连接结构将芯片和封装电路板固定连接。
可选的，所述连接结构为锡球、铜柱或顶部表面具有金层的铜柱。
可选的，当所述第一焊盘位于芯片功能区的两侧时，所述沟槽位于每一个芯片的具有第一焊盘的两侧边缘；当所述第一焊盘位于芯片功能区的四周时，所述沟槽位于每一个芯片的具有第一焊盘的四周边缘。
可选的，所述封装电路板为印刷电路板或柔性电路板。
可选的，所述连接结构的高度小于所述沟槽的深度。
可选的，所述沟槽的深度等于所述连接结构的高度和封装电路板的厚度之和。
可选的，所述沟槽的深度范围为50微米～200微米。
与现有技术相比，本实用新型的技术方案具有以下优点：
本实用新型利用芯片边缘的沟槽内的连接结构将芯片和封装电路板固定连接，由于所述连接结构位于芯片边缘的沟槽内，因此本实用新型实施例的芯片封装结构的总厚度小于芯片的厚度、连接结构的高度和封装电路板的厚度之和，从而有利于产品小型化。
进一步，当所述沟槽的深度等于所述连接结构的高度和封装电路板的厚度之和，使得所述芯片封装结构的总厚度仅等于芯片的厚度，从而可以大幅降低芯片的封装尺寸，更有利于电子产品的小型化。
附图说明
图1是现有技术的一种传感器封装结构的剖面结构示意图；
图2至图13是本实用新型实施例的芯片封装结构的形成过程的结构示意图。
具体实施方式
由于现有技术的传感器封装结构的总厚度为衬底的厚度、感应芯片的厚度和位于感应芯片表面的封装层的厚度之和，所述传感器封装结构的总厚度较大，不利于产品小型化，因此，本实用新型提供了一种芯片封装结构，利用芯片边缘的沟槽内的连接结构将芯片和封装电路板固定连接，由于用于固定连接的连接结构位于所述沟槽内，因此本实用新型实施例的芯片封装结构的总厚度小于芯片的厚度、连接结构的高度和封装电路板的厚度之和，从而有利于产品小型化。
为使本实用新型的上述目的、特征和优点能够更为明显易懂，下面结合附图对本实用新型的具体实施例做详细的说明。
本实用新型实施例提供了一种芯片封装结构的形成方法，请参考图2～图13，为所述芯片封装结构的形成方法的结构示意图。
请一并参考图2、图3和图4，图2为整个待封装晶圆的俯视结构示意图，图3为部分待封装晶圆的俯视结构示意图，图4是沿着图3的AA′线方向的部分待封装晶圆的剖面结构示意图，提供待封装晶圆100，所述待封装晶圆100包括若干个芯片110和位于芯片110之间的切割道120，每一个芯片110包括芯片功能区111和位于所述芯片功能区111外侧的若干第一焊盘112。
所述待封装晶圆100包括若干呈矩阵排列的芯片110和位于芯片110之间的切割道120，后续对待封装晶圆100进行切片时沿着所述切割道120将待封装晶圆100切割成若干个分立的芯片。
所述待封装晶圆100的每一个芯片110包括芯片功能区111和位于所述芯片功能区111外侧的若干第一焊盘112。所述芯片功能区111为芯片的核心电路或传感器单元，例如图像传感器的感光单元、指纹感应单元等。所述第一焊盘112与芯片功能区111电连接，用于将芯片功能区111与后续封装的封装电路板电连接。在本实施例中，所述芯片110为指纹传感器芯片，所述芯片功能区111内具有指纹感应单元。
在本实施例中，所述第一焊盘112位于芯片功能区111的两侧，后续在每一个芯片110具有第一焊盘112的两侧的切割道120对应位置形成沟槽。在其他实施例中，当所述第一焊盘位于芯片功能区的四周时，后续在每一个芯片具有第一焊盘的四周的切割道对应位置形成沟槽。
请参考图5和图6，图5为所述部分待封装晶圆的俯视结构示意图，图6是沿着图5的AA′线方向的部分待封装晶圆的剖面结构示意图，沿着待封装晶圆100的切割道120方向对待封装晶圆110进行刻蚀，形成沟槽130，所述沟槽130的宽度大于切割道120的宽度。
在本实施例中，形成所述沟槽130的工艺包括：在所述待封装晶圆100表面形成第一光刻胶层（未图示），对所述第一光刻胶层进行曝光显影，形成图形化的第一光刻胶层，所述图形化的第一光刻胶层对应于后续形成的沟槽的位置；以所述图形化的第一光刻胶层为掩膜，对所述待封装晶圆100表面进行刻蚀，形成沟槽130。
所述沟槽130的位置对应于切割道120的位置，所述沟槽130的长度方向与对应的切割道120方向平行，所述沟槽130的宽度方向与对应的切割道120方向平行。在本实施例中，所述第一焊盘112位于芯片功能区111的两侧，因此在每一个芯片110具有第一焊盘112的两侧的切割道120对应位置形成沟槽130。在其他实施例中，当所述第一焊盘位于芯片功能区的四周时，在每一个芯片具有第一焊盘的四周的切割道对应位置形成沟槽。
在本实施例中，每一个芯片110对应的沟槽130的长度等于芯片110的边长，即对所述待封装晶圆100表面进行刻蚀时，所有横向或所有纵向的切割道120对应的位置都被切割形成的沟槽130。在其他实施例中，请参考图7，每一个芯片110对应的沟槽130的长度也可以小于芯片110的边长。
在本实施例中，所述沟槽130的中心线位置与切割道120中心线位置相重叠，且由于所述沟槽130的宽度大于切割道120的宽度，位于切割道120两侧的沟槽130底部后续用于形成第二焊盘和连接结构。在其他实施例中，所述沟槽的中心线位置与切割道中心线位置有少许偏差，但所述切割道完全位于沟槽的区域内，且位于切割道两侧的沟槽底部后续用于形成第二焊盘和连接结构。
在本实施例中，所述沟槽130的深度范围为50微米～200微米。在其他实施例中，所述沟槽的深度和宽度也可以为其他合适的值。
请参考图8和图9，图8为所述部分待封装晶圆的俯视结构示意图，图9是沿着图8的AA′线方向的部分待封装晶圆的剖面结构示意图，在所述切割道120两侧的沟槽130底部表面形成第二焊盘113，在所述待封装晶圆100表面、沟槽130的侧壁和底部表面形成连接第一焊盘112和第二焊盘113的金属互连层114。
在本实施例中，形成所述第二焊盘113和金属互连层114的具体工艺包括：利用物理气相沉积工艺在所述待封装晶圆100表面、沟槽130的侧壁和底部表面形成金属互连薄膜（未图示），对所述金属互连薄膜进行刻蚀，形成位于切割道120两侧的沟槽130底部表面的第二焊盘113和连接所述第一焊盘112和第二焊盘113的金属互连层114。所述第二焊盘113与第一焊盘112一一对应。所述第二焊盘113和金属互连层114的材料为铝、铝铜合金等。
在其他实施例中，也可以采用电镀工艺形成所述第二焊盘和金属互连层。在其他实施例中，所述第二焊盘和金属互连层也可以采用不同工艺分开形成。
请参考图10，在所述第一焊盘112和金属互连层114表面形成钝化层115，且所述钝化层115暴露出第二焊盘113表面。
所述钝化层115用于将第一焊盘112和金属互连层114与外界隔离，避免外界的水汽、杂物会影响第一焊盘112和金属互连层114的电学性能。所述钝化层115的材料为氧化硅、氮化硅、氮氧化硅、氮碳化硅、树脂等。在本实施例中，所述钝化层115的材料为氧化硅，形成所述钝化层115的具体工艺为：在所述待封装晶圆100表面、第一焊盘112、第二焊盘113和金属互连层114表面形成钝化薄膜，对所述第二焊盘113和芯片功能区111对应位置的钝化薄膜进行刻蚀，直到暴露出所述第二焊盘113和芯片功能区111，形成覆盖所述第一焊盘112和金属互连层114表面且暴露出所述第二焊盘113表面的钝化层115。所述暴露出的第二焊盘113表面后续用于形成连接结构。
在本实施例中，由于所述芯片110为指纹传感器芯片，因此刻蚀去除了所述芯片功能区111表面的钝化薄膜。在其他实施例中，也可以不去除所述芯片功能区表面的钝化薄膜，只去除第二焊盘表面的钝化层。
请参考图11，在所述第二焊盘113表面形成连接结构135。
所述连接结构135用于后续将芯片与封装电路板固定连接。所述连接结构135为锡球、铜柱或顶部表面具有金层的铜柱。
在本实施例中，所述连接结构135为铜柱，形成所述铜柱的工艺包括：在所述待封装晶圆100表面形成具有通孔的掩膜层（未图示），所述通孔底部暴露出所述第二焊盘113表面；利用电镀工艺在所述通孔内形成铜柱，所述铜柱的高度小于所述通孔的高度且小于所述沟槽的深度；去除所述掩膜层。在本实施例中，所述掩膜层为光刻胶层，在其他实施例中，所述掩膜层还可以为其他硬掩膜层，例如氧化硅层、氮化硅层、树脂层等。由于用于固定连接的连接结构135位于所述沟槽130内，因此本实用新型实施例的芯片封装结构的总厚度小于芯片的厚度、连接结构的高度和封装电路板的厚度之和，从而有利于产品小型化。且由于所述铜柱的高度小于所述沟槽的深度，因此利用所述连接结构135将芯片与封装电路板固定连接时，最终形成的芯片封装结构的总厚度小于芯片的厚度和封装电路板的厚度之和，进一步有利于最终形成的电子设备小型化。
在其他实施例中，所述连接结构还可以为顶部表面具有金层的铜柱，形成工艺包括：在所述待封装晶圆表面形成具有通孔的掩膜层，所述通孔底部暴露出所述第二焊盘表面；利用电镀工艺在所述通孔内形成铜柱，所述铜柱的高度小于所述通孔的高度且小于所述沟槽的深度；利用电镀工艺或化学气相沉积工艺在铜柱的顶部表面形成金层；去除所述掩膜层。由于金层的导通电阻更小，有利于提高导通电流，且延展性更好，更容易利用金属键合的方式与封装电路板对应的焊盘相键合从而固定连接。
当所述连接结构135为铜柱或顶部表面具有金层的铜柱时，先形成所述铜柱或顶部表面具有金层的铜柱，再对所述待封装晶圆进行切割形成分立的芯片。
在其他实施例中，当所述连接结构为锡球时，先对所述待封装晶圆进行切割形成分立的芯片，再在暴露出的第二焊盘表面形成锡球，利用所述锡球将所述分立的芯片与封装电路板固定连接。
请参考图12，沿着切割道120（请参考图11）对待封装晶圆100进行切割形成分立的芯片110。
对待封装晶圆100进行切片的工艺为切片刀切割或激光切割，其中由于激光切割具有更小的切口宽度，因此本实施例采用激光对待封装晶圆100进行切割。所述切割工艺沿着切割道120对待封装晶圆100进行切割，且由于至少部分切割道对应的位置形成沟槽，对应位置的待封装晶圆100的位置变薄，利用较少的切割时间即能顺利地将待封装晶圆100进行切割，且不容易对待封装晶圆100造成损伤。
请参考图13，利用所述连接结构135将所述分立的芯片110与封装电路板140固定连接。
所述封装电路板140为印刷电路板（PCB）或柔性电路板（FPC），所述封装电路板140具有焊盘（未图示）和金属线（未图示），所述连接结构135与封装电路板140的焊盘相连接，使得分立的芯片110与封装电路板140固定连接。所述封装电路板140的厚度可以小于、等于或大于所述沟槽的深度。在本实施例中，所述封装电路板140的厚度和连接结构135的高度之和等于沟槽的深度，使得所述芯片封装结构的总厚度仅等于芯片的厚度，从而可以大幅降低芯片的封装尺寸，有利于电子产品的小型化。
在本实施例中，所述连接结构135为铜柱，所述铜柱通过金属键合工艺与封装电路板140的焊盘相连接键合，使得所述分立的芯片110与封装电路板140固定连接。所述金属键合工艺为共晶键合、金属扩散键合、阳极键合、粘结键合等其中的一种。
在其他实施例中，所述连接结构为顶部表面具有金层的铜柱，所述顶部表面具有金层的铜柱通过金属键合工艺与封装电路板的焊盘相连接键合，使得所述分立的芯片与封装电路板固定连接。所述金属键合工艺为共晶键合、金属扩散键合、阳极键合、粘结键合等其中的一种。
在其他实施例中，当所述连接结构为锡球时，对待封装晶圆进行切割形成分立的芯片后，在芯片暴露出的第二焊盘表面形成用于焊接锡球，并通过焊接工艺使得所述锡球与封装电路板的焊盘相焊接，从而使得所述分立的芯片与封装电路板固定连接。
利用上述形成方法，本实用新型实施例还提供了一种芯片封装结构，请参考图13，为所述芯片封装结构的剖面结构示意图，包括：芯片110和封装电路板140；所述芯片110包括芯片功能区111、位于所述芯片功能区111外侧的若干第一焊盘112和位于芯片110边缘的沟槽，位于所述沟槽底部表面的第二焊盘113，所述第二焊盘113与第一焊盘112之间通过金属互连层114电连接，覆盖所述金属互连层114、第一焊盘112且暴露出第二焊盘113的钝化层115，位于所述第二焊盘114表面的连接结构135；通过所述连接结构135将芯片110和封装电路板140固定连接。
所述连接结构135为锡球、铜柱或顶部表面具有金层的铜柱。所述连接结构135的高度大于、小于或等于所述沟槽的深度。在本实施例中，所述连接结构135小于所述沟槽的深度，且所述沟槽的深度等于所述连接结构的高度和封装电路板的厚度之和，从而能有效的降低芯片封装结构的厚度，有利于电子产品的小型化。
在本实施例中，当所述第一焊盘112位于芯片功能区111的两侧时，所述沟槽位于每一个芯片110的具有第一焊盘112的两侧边缘。在其他实施例中，当所述第一焊盘位于芯片功能区的四周时，所述沟槽位于每一个芯片的具有第一焊盘的四周边缘。
在本实施例中，所述沟槽的深度范围为50微米～200微米。在其他实施例中，所述沟槽的深度也可以为其他合适的值。
虽然本实用新型披露如上，但本实用新型并非限定于此。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各种更动与修改，因此本实用新型的保护范围应当以权利要求所限定的范围为准。

Claims (7)

1.一种芯片封装结构，其特征在于，包括：
芯片和封装电路板；
所述芯片包括芯片功能区、位于所述芯片功能区外侧的若干第一焊盘和位于芯片边缘的沟槽，位于所述沟槽底部表面的第二焊盘，所述第二焊盘与第一焊盘之间通过金属互连层电连接；
覆盖所述金属互连层、第一焊盘且暴露出第二焊盘的钝化层；
位于所述第二焊盘表面的连接结构，通过所述连接结构将芯片和封装电路板固定连接。
2.如权利要求1所述的芯片封装结构，其特征在于，所述连接结构为锡球、铜柱或顶部表面具有金层的铜柱。
3.如权利要求1所述的芯片封装结构，其特征在于，当所述第一焊盘位于芯片功能区的两侧时，所述沟槽位于每一个芯片的具有第一焊盘的两侧边缘；当所述第一焊盘位于芯片功能区的四周时，所述沟槽位于每一个芯片的具有第一焊盘的四周边缘。
4.如权利要求1所述的芯片封装结构，其特征在于，所述封装电路板为印刷电路板或柔性电路板。
5.如权利要求1所述的芯片封装结构，其特征在于，所述连接结构的高度小于所述沟槽的深度。
6.如权利要求1所述的芯片封装结构，其特征在于，所述沟槽的深度等于所述连接结构的高度和封装电路板的厚度之和。
7.如权利要求1所述的芯片封装结构，其特征在于，所述沟槽的深度范围为50微米～200微米。
CN201320581410.0U 2013-09-18 2013-09-18 芯片封装结构 Expired - Lifetime CN203521394U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201320581410.0U CN203521394U (zh) 2013-09-18 2013-09-18 芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201320581410.0U CN203521394U (zh) 2013-09-18 2013-09-18 芯片封装结构

Publications (1)

Publication Number Publication Date
CN203521394U true CN203521394U (zh) 2014-04-02

Family

ID=50380284

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201320581410.0U Expired - Lifetime CN203521394U (zh) 2013-09-18 2013-09-18 芯片封装结构

Country Status (1)

Country Link
CN (1) CN203521394U (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016037574A1 (zh) * 2014-09-12 2016-03-17 苏州晶方半导体科技股份有限公司 芯片封装方法和封装结构
CN105810645A (zh) * 2015-07-15 2016-07-27 维沃移动通信有限公司 生物识别芯片封装结构和移动终端

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016037574A1 (zh) * 2014-09-12 2016-03-17 苏州晶方半导体科技股份有限公司 芯片封装方法和封装结构
US10090217B2 (en) 2014-09-12 2018-10-02 China Wafer Level Csp Co., Ltd. Chip packaging method and package structure
CN105810645A (zh) * 2015-07-15 2016-07-27 维沃移动通信有限公司 生物识别芯片封装结构和移动终端

Similar Documents

Publication Publication Date Title
US9224699B2 (en) Method of manufacturing semiconductor package having magnetic shield unit
CN103489802A (zh) 芯片封装结构及形成方法
JP5470510B2 (ja) 埋め込まれた導電性ポストを備える半導体パッケージ
KR101805114B1 (ko) 이중 측부 연결부를 구비한 집적회로 패키징 시스템 및 이의 제조 방법
US9368456B2 (en) Semiconductor package having EMI shielding and method of fabricating the same
US20090127682A1 (en) Chip package structure and method of fabricating the same
JPWO2007066409A1 (ja) 半導体装置およびその製造方法
KR20150050798A (ko) 반도체 패키지 및 그 제조방법
KR20140116357A (ko) 코어리스 집적회로 패키지 시스템 및 그 제조 방법
CN102386105B (zh) 四边扁平无接脚封装方法及其制成的结构
CN111554622B (zh) 一种芯片封装方法
CN106298699A (zh) 封装结构以及封装方法
US9153530B2 (en) Thermal enhanced high density flip chip package
KR20150073864A (ko) 비아없는 기판을 갖는 집적 회로 패키징 시스템 및 그것을 제조하는 방법
CN104396008A (zh) 半导体封装衬底、使用半导体封装衬底的封装***及用于制造封装***的方法
CN104465505A (zh) 扇出晶圆封装方法
CN107481980A (zh) 一种薄型指纹芯片封装方法及封装结构
CN104538373A (zh) 三维集成传感芯片封装结构及封装方法
CN203521394U (zh) 芯片封装结构
CN103928410A (zh) 封装结构及其制作方法
CN105023931A (zh) 一种背照式影像芯片模组结构及其制作方法
CN204508799U (zh) 表面传感芯片封装结构
TWI606525B (zh) 具有鍍覆引線之積體電路封裝系統及其製造方法
CN103489791B (zh) 封装载板及其制作方法
CN101373748B (zh) 晶圆级封装结构及其制作方法

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20140402

CX01 Expiry of patent term