CN202818314U - 一种rru时钟测试窗 - Google Patents
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Abstract
本实用新型公开了一种RRU时钟测试窗，包括收发信板接口电路，用于接入RRU收发信板输出的测试信号；连接所述收发信板接口电路的测试窗接口电路，用于接入所述测试信号，并将其输出至外部测试设备，以便进行外部测试。本实用新型通过RRU时钟测试窗来测试时钟恢复性能，不需要打开RRU外壳，在收发信板飞线，同时减少了信号损伤，降低了测试难度和环境搭建难度，极大地提高了测试效率和测试结果的可靠性；并且，当网管操作维护接收到时钟相关告警后，此测试窗可作为时钟相关故障的检测端口，无需拆卸RRU，可利用便携式仪表定位相关故障，减少了工程维护费用。
Description
技术领域
本发明涉及无线通讯***，特别涉及基站射频拉远单元外部接口功能及定义。
背景技术
分布式基站主要由基带处理单元BBU和射频拉远单元RRU组成。RRU(射频拉远单元)需要和BBU或RRU(RRU级联情况下)进行时钟同步，使得全网基站是同步的，同步的参考信号主要是61.44MHz和10ms。61.44MHz用于频率准确度和稳定度的检测，10ms用于同步时间检测。时钟信号的频偏和相位偏移达到一定程度后，***将无法正常工作，并对其它同频小区产生干扰。
目前，RRU结构和功能上无时钟测试窗，无可支持测试的时钟接口。如要测试RRU同步性能，要拆开RRU外壳、拆开收发信单板，对照原理图和PCB找到61.44MHz和10ms的引脚，手动飞线，焊接标准接口，从LMT等端口缝隙中和外部测试仪表连接；或直接通过LMT接口中多余硬件资源引出。对每台待测RRU整机都重复此工作，随着RRU支持级联后，测试难度将剧增。按照现有条件，商用局测试对时钟同步的宣称指标也无法得以有力的验证，不利于优势指标的有力竞争。开站布网以后，网管操作维护接收到基站时钟相关告警影响时，只能拆卸整机下站定位，工程维护难度和成本较大。
发明内容
本实用新型的目的在于提供一种RRU时钟测试窗，通过RRU时钟测试窗来测试时钟恢复性能，不需要打开RRU外壳，在收发信板飞线，同时减少了信号损伤，降低了测试难度和环境搭建难度，极大地提高了测试效率和测试结果的可靠性；并且，当网管操作维护接收到时钟相关告警后，此测试窗可作为时钟相关故障的检测端口，无需拆卸RRU，可利用便携式仪表定位相关故障，减少了工程维护费用。
根据本实用新型的一个方面，提供了一种RRU时钟测试窗，包括：
收发信板接口电路，用于接入RRU收发信板输出的测试信号；
连接所述收发信板接口电路的测试窗接口电路，用于接入所述测试信号，并将其输出至外部测试设备，以便进行外部测试。
进一步地，所述收发信板接口电路包括时间对外接口和频率对外接口。
优选地，所述时间对外接口包括：
连接收发信板FPGA的10ms对外接口，用于接入FPGA输出的10ms的测试信号；
连接收发信板第一级锁相环电路的PLL61.44MHz对外接口，用于接入第一级锁相环电路输出的去抖的测试信号。
优选地，所述频率对外接口包括：
依次连接收发信板的FPGA和时钟buffer的FPGA61.44MHz对外接口，用于接入FPGA输出的61.44MHz的测试信号；
连接收发信板混频器的本振LO对外接口，用于接入混频器输出的测试信号。
进一步地，所述测试窗接口电路包括时间检测接口和频率检测接口。
优选地，所述时间检测接口包括：
通过时钟线缆连接所述10ms对外接口的10ms检测接口，用于将所述10ms的测试信号输出至外部测试设备；
通过时钟线缆连接所述PLL61.44MHz对外接口的PLL61.44MHz检测接口，用于将所述去抖的测试信号输出至外部测试设备。
优选地，所述频率检测接口包括：
通过时钟线缆连接所述FPGA61.44MHz对外接口的FPGA61.44MHz检测接口，用于将所述61.44MHz的测试信号输出至外部测试设备；
通过时钟线缆连接所述本振LO对外接口的本振LO检测接口，用于将所述频器输出的测试信号输出至外部测试设备。
优选地，所述收发信板接口电路设置在单板上。
优选地，所述测试窗接口电路位于RRU外壳上。
优选地，所述测试窗接口电路位于RRU上半壳手柄一侧。
与现有技术相比较，本实用新型的有益效果在于：
1.通过RRU时钟测试窗来测试时钟恢复性能，不需要打开RRU外壳，在收发信板飞线。
2.采用标准接口后，使得信号传输路径阻抗得到匹配，减少了信号损伤，同时也减少了测试难度和环境搭建难度。
3.在产品维护、商用局测试和版本测试中，极大的提高了测试效率和测试结果的可靠性。
4.当网管操作维护接收到时钟相关告警后，此测试窗可作为时钟相关故障的检测端口，无需拆卸RRU，可利用便携式仪表定位相关故障，减少了工程维护费用。
附图说明
图1是本实用新型提供的一种RRU时钟测试窗结构图；
图2是本实用新型提供的一种收发信板与测试窗口连接图。
具体实施方式
以下结合附图对本实用新型的优选实施例进行详细说明，应当理解，以下所说明的优选实施例仅用于说明和解释本发明，并不用于限定本实用新型。
图1显示了本实用新型实施例提供了一种RRU时钟测试窗结构图，如图1所示，本实用新型提出一种时钟测试窗设计：时钟测试窗位于RRU的上半壳手柄一侧，信号直接从收发信单板布线引出。如图2所示，在该窗中有FPGA61.44MHz、PLL61.44MHz、本振LO和10ms检测接口。其中PLL61.44MHz和10ms检测用于同步测试；FPGA61.44MHz和本振LO与前面两个信号共同完成故障定位；在RRU壳体内，通过时钟线与收发信板连接，收发信板内通过PCB走线和时钟信号buffer将待测时钟信号引向单板边缘接口(接口位置不限于单板边缘，可在单板任何位置)。如图1和2所示。对各个接口的结构和功能说明如下：
FPGA61.44MHz：FPGA输出的61.44MHz输出通过带锁相环的时钟buffer，分出一路作为时钟频率测试信号FPGA61.44MHz，将时钟信号线通过PCB单板走线引致边缘或板内某点的对外接口，通过时钟线与时钟测试窗接口相连，测试窗的接口可于外部仪表相连进行测试。
PLL61.44MHz：PLL61.44MHz直接从第一级锁相环的输出引出，检测经过第一级锁相环去抖后的时钟信号情况，将时钟信号线通过PCB单板走线引致边缘或板内某点的对外接口，通过时钟线与时钟测试窗接口相连，测试窗的接口可于外部仪表相连进行测试。
本振LO：将混频器本振信号的测试端口通过收发信单板布线直接，引致边缘或板内某点的对外接口，通过时钟线与时钟测试窗接口相连，测试窗的接口可于外部仪表相连进行测试。
10ms检测：将FPGA生成10ms的时钟信号，通过收发信单板布线，引致边缘或板内某点的对外接口，通过时钟线与时钟测试窗接口相连，测试窗的接口可于外部仪表相连进行测试。
图2显示了本实用新型提供了一种收发信板与测试窗口连接图，如图所示，一种收发信板与测试窗口连接图包括：
收发信板接口电路，用于接入RRU收发信板输出的测试信号；
连接所述收发信板接口电路的测试窗接口电路，用于接入所述测试信号，并将其输出至外部测试设备，以便进行外部测试。
进一步地，所述收发信板接口电路包括时间对外接口和频率对外接口。
优选地，所述时间对外接口包括：
连接收发信板FPGA的10ms对外接口，用于接入FPGA输出的10ms的测试信号；
连接收发信板第一级锁相环电路的PLL61.44MHz对外接口，用于接入第一级锁相环电路输出的去抖的测试信号。
优选地，所述频率对外接口包括：
依次连接收发信板的FPGA和时钟buffer的FPGA61.44MHz对外接口，用于接入FPGA输出的61.44MHz的测试信号；
连接收发信板混频器的本振LO对外接口，用于接入混频器输出的测试信号。
进一步地，所述测试窗接口电路包括时间检测接口和频率检测接口。
优选地，所述时间检测接口包括：
通过时钟线缆连接所述10ms对外接口的10ms检测接口，用于将所述10ms的测试信号输出至外部测试设备；
通过时钟线缆连接所述PLL61.44MHz对外接口的PLL61.44MHz检测接口，用于将所述去抖的测试信号输出至外部测试设备。
优选地，所述频率检测接口包括：
通过时钟线缆连接所述FPGA61.44MHz对外接口的FPGA61.44MHz检测接口，用于将所述61.44MHz的测试信号输出至外部测试设备；
通过时钟线缆连接所述本振LO对外接口的本振LO检测接口，用于将所述频器输出的测试信号输出至外部测试设备。
下面结合附图和实施例进行详细说明：
实施案例1，10ms相位信息检测，如图1和图2所示：
步骤一：在收发信单板上直接将RRU接口FPGA对应引脚PCB布线引出，在单板边缘或内部通过接口输出，再通过时钟线直接和时钟测试窗引脚连接。
步骤二：10ms输出端口通过测试线缆和示波器输入端BNC接口相连，作为被测信号。
实施案例2，10ms作为下一级RRU 10ms参考。如图1和图2所示：
步骤一：10ms信号，通过测试线缆，连接到示波器的BNC接口。
步骤二：在示波器上设置此通道的输入为触发通道。
实施案例3，测试FPGA61.44MHz，如图1和图2所示：
步骤一：通过收发信单板PCB布线，将FPGA恢复的61.44MHz信号引出，通过一个时钟buffer一分二，其中一路布线到单板边缘或其他位置，通过接口和FPGA61.44MHz测试接口相连。
步骤二：FPGA61.44MHz接口和外部仪表连接，作为被测信号。
实施案例4，PLL61.44MHz，如图1和图2所示：
步骤一：通过收发信单板PCB布线，将频综***第一级去抖锁相环的输出布线引出，通过时钟线与PLL61.44MHz测试端口相连。
步骤二：PLL61.44MHz接口和外部仪表连接，作为被测信号。
实施案例5，本振LO测试，如图1和图2所示：
步骤一：通过收发信单板PCB布线，在收发共本振的情况可，直接通过时钟buffer分路后，直接引出。在收发不共本振的时候，发射本振和接收本振共同引出，通过切换开关实现发射和接收本振的切换，开关的输出直接布线至单板边缘或其他位置，通过时钟线将其与LO测试引脚相连。
步骤二：本振LO测试接口通过变准线缆和串行数据分析仪SDA直接相连，完成相位噪声的测量，进而分析其对射频指标的影响程度。
实施案例6，时钟故障定位，如图1和图2所示：
步骤一：利用便携式仪表，测试FPGA61.44MHz信号的频率准确度，是否满足设计指标。
步骤二：利用便携式仪表，测试PLL61.44MHz信号的频率准确度，是否满足设计指标。
步骤三：利用便携式仪表，测试本振LO信号的频率准确度和频率范围，是否满足设计指标。
尽管上文对本实用新型进行了详细说明，但是本实用新型不限于此，本技术领域技术人员可以根据本发明的原理进行各种修改。因此，凡按照本发明原理所作的修改，都应当理解为落入本发明的保护范围。
Claims (10)
1.一种RRU时钟测试窗，其特征在于，包括：
收发信板接口电路，用于接入RRU收发信板输出的测试信号；
连接所述收发信板接口电路的测试窗接口电路，用于接入所述测试信号，并将其输出至外部测试设备，以便进行外部测试。
2.根据权利要求1所述的RRU时钟测试窗，其特征在于，所述收发信板接口电路包括时间对外接口和频率对外接口。
3.根据权利要求2所述的RRU时钟测试窗，其特征在于，所述时间对外接口包括：
连接收发信板FPGA的10ms对外接口，用于接入FPGA输出的10ms的测试信号；
连接收发信板第一级锁相环电路的PLL61.44MHz对外接口，用于接入第一级锁相环电路输出的去抖的测试信号。
4.根据权利要求3所述的RRU时钟测试窗，其特征在于，所述频率对外接口包括：
依次连接收发信板的FPGA和时钟buffer的FPGA61.44MHz对外接口，用于接入FPGA输出的61.44MHz的测试信号；
连接收发信板混频器的本振LO对外接口，用于接入混频器输出的测试信号。
5.根据权利要求4所述的RRU时钟测试窗，其特征在于，所述测试窗接口电路包括时间检测接口和频率检测接口。
6.根据权利要求5所述的RRU时钟测试窗，其特征在于，所述时间检测接口包括：
通过时钟线缆连接所述10ms对外接口的10ms检测接口，用于将所述10ms的测试信号输出至外部测试设备；
通过时钟线缆连接所述PLL61.44MHz对外接口的PLL61.44MHz检测接口，用于将所述去抖的测试信号输出至外部测试设备。
7.根据权利要求6所述的RRU时钟测试窗，其特征在于，所述频率检测接口包括：
通过时钟线缆连接所述FPGA61.44MHz对外接口的FPGA61.44MHz检测接口，用于将所述61.44MHz的测试信号输出至外部测试设备；
通过时钟线缆连接所述本振LO对外接口的本振LO检测接口，用于将所述频器输出的测试信号输出至外部测试设备。
8.根据权利要求1-7任意一项所述的RRU时钟测试窗，其特征在于，所述收发信板接口电路设置在单板上。
9.根据权利要求1-7任意一项所述的RRU时钟测试窗，其特征在于，所述测试窗接口电路位于RRU外壳上。
10.根据权利要求9所述的RRU时钟测试窗，其特征在于，所述测试窗接口电路位于RRU上半壳手柄一侧。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2012204750342U CN202818314U (zh) | 2012-09-18 | 2012-09-18 | 一种rru时钟测试窗 |
Applications Claiming Priority (1)
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| CN2012204750342U CN202818314U (zh) | 2012-09-18 | 2012-09-18 | 一种rru时钟测试窗 |
Publications (1)
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| CN202818314U true CN202818314U (zh) | 2013-03-20 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016058395A1 (zh) * | 2014-10-17 | 2016-04-21 | 中兴通讯股份有限公司 | 信息输出方法、诊断方法及装置、密封模块 |
| CN111294071A (zh) * | 2018-12-06 | 2020-06-16 | ***通信集团福建有限公司 | 射频拉远单元的状态数据管理方法、装置、设备及介质 |
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2012
- 2012-09-18 CN CN2012204750342U patent/CN202818314U/zh not_active Expired - Lifetime
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Legal Events
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Assignee: SANECHIPS TECHNOLOGY Co.,Ltd. Assignor: ZTE Corp. Contract record no.: 2015440020319 Denomination of utility model: RRU clock test window Granted publication date: 20130320 License type: Common License Record date: 20151123 |
|
| LICC | Enforcement, change and cancellation of record of contracts on the licence for exploitation of a patent or utility model | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20130320 |