CN202495946U - 一种基于物联网管理控制的fpga的总线型通信*** - Google Patents

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廖昕
杨涛
陈松
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Diligence digital Polytron Technologies Inc
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Chengdu Qinzhi Digital Technology Co Ltd
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Abstract

本实用新型公开了一种基于物联网管理控制的FPGA的总线型通信***，该通信***由底板和若干通信子卡组成；其特征在于：所述底板由插槽和总线组成，插槽和总线是连接的；所述通信子卡由DSP、FPGA核心芯片及SRAM、PROM***芯片和元件组成；所述通信子卡与所述底板双向连接；前述DSP用于进行顶层控制和预处理等；前述用于FPGA用来搭建总线型LVDS或BLVDS内核进行信号处理。本实用新型的有益效果：可以大幅减少芯片数量，降低成本；缩小板卡尺寸，更加符合设备小型化的设计思想；提高***可靠性，同时具有更大的灵活性和向后兼容性。

Description

一种基于物联网管理控制的FPGA的总线型通信***
技术领域
本实用新型涉及一种基于物联网管理控制的FPGA的总线型通信***。
背景技术
低压差分信号LVDS(Low Voltage Differential Signal)是由ANSI/TIA/EIA-644-1995定义的用于高速数据传输的物理层接口标准。它具有超高速(1.4Gb/s)、低功耗及低电磁辐射的特性，是在铜介质上实现千兆位级高速通信的优先方案；可用于服务器、可堆垒集线器、无线基站、ATM交换机及高分辨率显示等等，也可用于通信***的设计。BLVDS(BusLVDS)是LVDS技术在多点通信领域的扩展，要求附加总线仲裁设计、更大的驱动电流(10mA)和更好的阻抗匹配设计。 
发明内容
本实用新型提供了一种基于物联网管理控制的FPGA的总线型通信***，该通信***由底板和若干通信子卡组成；其特征在于：所述底板由插槽和总线组成，插槽和总线是连接的；所述通信子卡由DSP、FPGA核心芯片及SRAM、PROM***芯片和元件组成；所述通信子卡与所述底板双向连接；前述DSP用于进行顶层控制和预处理；前述FPGA用来搭建总线型LVDS或BLVDS内核进行信号处理。 
前述FPGA还包括一个帧编码器，用于产生同步帧和数据帧。 
目前，LVDS接口通信的设计，通常是在电路中使用各种专用芯片，如美国国家半导体公司的DS92LV16等。在本实用新型里，则采用FPGA芯片自行设计BLVDS内核及扩展部分。 
相比之下，本实用新型的有益效果： 
①可以大幅减少芯片数量，降低成本；
②缩小板卡尺寸，更加符合设备小型化的设计思想；
⑧提高***可靠性，同时具有更大的灵活性和向后兼容性。
本实用新型所采用的技术方案： 
通信***由底板和若干通信子卡组成。底板由插槽、BLVDS总线、控制总线和地址总线组成。通信子卡由DSP、FPGA核心芯片及SRAM、PROM等***芯片和元件组成。DSP进顶层控制和预处理等；FPGA用来搭建总线型LVDS(BLVDS)内核，进行信号处理等。其中DSP选用TI公司的TMS320f2812芯片，FPGA选用Xilinx公司的XC5VSX50T芯片。软件开发主要使用了Xilinx ISE Design Suite 10.1和Code Composer Studio3.3等工具软件。
硬件设计要点： 
①     BLVDS信号的偏置电压为1.25V，电压摆幅只有350mV，传输速率≥100Mb/s；因此，电路板制作至关重要，要求至少使用四层板。
②     为使干扰信号只以供模方式加到差分线对上（不影响数据正确性），要求差分线对间的距离尽可能小。本电路选用的线距及线宽均为0.18mm。 
③     考虑到阻抗不匹配引起的信号反射和导线的电导效应，要求XC5VSX50T芯片的差分引脚尽可能地靠近子卡的边缘连接器（≤1.52cm），并给每个差分引脚串联一个20Ω的贴片电阻。 
④     电源方面：XC5VSX50T芯片上电时要求有大于500mA的驱动电流，同时，由于多个输出引脚的电位快速变化，要求每对电源和地引脚都要良好旁路。 
软件设计概述： 
①     DSP程序设计
通信子卡内的DSP为***级芯片，用来控制、预处理和接收数据。发送数据时，将待发数据依次写入固定地址的RAM中，给FPGA送出待发标志；接收数据时，只需响应FPGA给出的中断，从固定地址的RAM中的读取代码即可。
设计流程为：首先，编写C语言代码；然后先进行功能仿真，再联入***进行时序仿真调试：最后，将仿真通过的程序烧写入DSP芯片。（使用的仿真器型号是TDS510）。 
②     FPGA程序设计 
FPGA的设计中，发送及接收FIFO的设计用了双口块内存（Block RAM），时钟倍频器用了延迟锁定环（DLL）。帧编码器包括一个长为256的计数器和一个四状态的单热点状态机，用以产生同步帧和数据帧。帧解码器由30位并行数据产生器、同步字检测阵列和接收状态机组成。串化器主要包括四个并入串出寄存器和三个双数据速率寄存器，将并行数据转化为串行数据，并以差分信号输出。
设计流程为：首先，编写VHDL语言程序，生成网络表；然后进行功能仿真，功能仿真正确后，经过翻译、映射、放置和布线、时序优化及配置过程，生成比特流文件；最后，进行时序仿真，仿真通过后下载到PROM中。（使用的是Xilinx公司的XCF32PVO48C型号的配置芯片）。 
附图说明
本实用新型将通过例子并参照附图的方式说明，其中： 
图1是本实用新型的通信***结构框图。
图2是FPGA搭建的通信模块结构框图。 
具体实施方式
下面结合附图，对本实用新型作详细的说明。 
通信***结构框图如图1所示：本实用新型提供的通信***由底板板和若干通信子卡组成。底板板共有8个插槽，并布有BLVDS总线和其它控制、地址总线。通信子卡由DSP（tms320f2812）、FPGA（XC5VSX50T）及SRAM、PROM等***芯片和元件组成。 
FPGA（XC5VSX50T）中的BLVDS通信模块结构如图2所示：FPGA通信模块由控制部分、发送FIFO、帧编码器、串化器、解串器、帧解码器、数据检出器、接收FIFO、时钟倍频器及输入输出单元等部分组成，其数据在发送/接收时的走向如图2所示。
本实用新型通信***的工作过程： 
在发送子卡中，DSP将待发数据整理成多个长255字，字宽16位的数据帧，写入固定地址的双口RAM中。FPGA从此RAM中读取数据帧，并发至发送FIFO中。该FPGA得到总线控制权后，即发送同步帧（由同步字与填充字组成）。
待被寻址的接收子卡实现与自己的同步后，再发送数据帧。各帧数据经串化器转化为两对差分信号，并从中获得同步信息来实现同步，继而检出有效数据，写入接收FIFO，更新DSP双口RAM中的数据，同时以中断通知DSP。 
实验测试的结论：当使用80MHz的外部时钟时，BLVDS总线上的传输速率为640Mb/s，成功实现了多个通信子卡间的高速数据通信。 
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (2)

1.一种基于物联网管理控制的FPGA的总线型通信***，该通信***由底板和若干通信子卡组成；其特征在于：所述底板由插槽和总线组成，插槽和总线是连接的；所述通信子卡由DSP、FPGA核心芯片及SRAM、PROM***芯片和元件组成；所述通信子卡与所述底板双向连接；前述DSP用于进行顶层控制和预处理；前述FPGA用来搭建总线型LVDS或BLVDS内核进行信号处理。
2.根据权利要求1所述的一种基于物联网管理控制的FPGA的总线型通信***，其特征在于：前述FPGA还包括一个帧编码器，用以产生同步帧和数据帧。 
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CN104883286A (zh) * 2015-05-14 2015-09-02 南京国电南自美卓控制***有限公司 一种基于fpga的blvds总线数据传送装置

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* Cited by examiner, † Cited by third party
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CN104883286A (zh) * 2015-05-14 2015-09-02 南京国电南自美卓控制***有限公司 一种基于fpga的blvds总线数据传送装置
CN104883286B (zh) * 2015-05-14 2018-06-05 南京国电南自维美德自动化有限公司 一种基于fpga的blvds总线数据传送装置

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