CN202231960U - 电子元件埋入式电路板 - Google Patents
电子元件埋入式电路板 Download PDFInfo
- Publication number
- CN202231960U CN202231960U CN2011202895361U CN201120289536U CN202231960U CN 202231960 U CN202231960 U CN 202231960U CN 2011202895361 U CN2011202895361 U CN 2011202895361U CN 201120289536 U CN201120289536 U CN 201120289536U CN 202231960 U CN202231960 U CN 202231960U
- Authority
- CN
- China
- Prior art keywords
- electronic component
- hole
- circuit board
- layer
- electrically connected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000012792 core layer Substances 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 40
- 239000011347 resin Substances 0.000 claims description 9
- 229920005989 resin Polymers 0.000 claims description 9
- 238000003825 pressing Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000002411 adverse Effects 0.000 abstract 1
- 239000002390 adhesive tape Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 230000009931 harmful effect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
本实用新型公开了一种电子元件埋入式电路板,包括:开设有通孔的芯层和埋入所述通孔中的电子元件;所述通孔侧面与电子元件侧面的缝隙中填充有绝缘介质;所述通孔的至少一个开口处填充有导电介质,所述电子元件通过所述导电介质与所述芯层表面形成的电路图形电连接。本实用新型的电子元件埋入式电路板中,电子元件可以通过填充的导电介质直接和电路图形电连接,从而不需要引线或引脚等,减小了互连尺寸,降低了对电路板性能的不良影响。
Description
技术领域
本实用新型涉及电路板技术领域,具体涉及一种电子元件埋入式电路板。
背景技术
现有的电子元件埋入式电路板中,埋入的电子元件一般通过引线或者引脚与电路图形电连接。例如,常规的电源电子模块中的电源半导体芯片,包括MOSFET或IGBT芯片通常就采用引线键合方式与基板上电路图形连接。
然而,引线或者引脚连接具有较长的互连尺寸,会影响电路板的性能,例如,在开关电源中容易产生较大的应力和较大的电磁干扰(EMI)噪声。
实用新型内容
本实用新型实施例提供一种电子元件埋入式电路板,可以减少对电路板性能的影响。
一种电子元件埋入式电路板,包括:
开设有通孔的芯层和埋入所述通孔中的电子元件;
所述通孔侧面与电子元件侧面的缝隙中填充有绝缘介质;
所述通孔的至少一个开口处填充有导电介质,所述电子元件通过所述导电介质与所述芯层表面形成的电路图形电连接。
本实用新型实施例采用在埋入通孔中的电子元件的侧面和通孔侧面的缝隙中填充绝缘介质,并在通孔的至少一个开口处填充导电介质,使电子元件可以通过填充的导电介质直接和电路图形电连接,从而不需要引线或引脚等,减小了互连尺寸,降低了对电路板性能的不良影响。
附图说明
图1是本实用新型的电子元件埋入式电路板的结构示意图;
图2是电子元件的示意图;
图3a-k是本实用新型电子元件埋入式电路板制作过程中的示意图。
具体实施方式
本实用新型实施例提供一种电子元件埋入式电路板,该电路板的埋入通孔中的电子元件的侧面和通孔侧面的缝隙中填充绝缘介质,通孔的至少一个开口处填充导电介质,使电子元件可以通过填充的导电介质直接和电路图形电连接,从而不需要引线或引脚等,减小了互连尺寸,降低了对电路板性能的不良影响。以下结合附图进行详细说明。
请参考图1,本实施例提供一种电子元件埋入式电路板,包括:
开设有通孔503的芯层和埋入所述通孔503中的电子元件400;
所述通孔503侧面与电子元件400侧面的缝隙中填充有绝缘介质505;
所述通孔503的至少一个开口处填充有导电介质506,所述电子元件400通过所述导电介质506与所述芯层表面形成的电路图形502电连接。
其中,所说的电子元件400如图2所示,它的两个相对面上分别具有第一电极401和第二电极402,该电子元件400可以是电源半导体芯片,也可以是任何其它类型的元件。所述绝缘介质505可以是现有的任意类型的绝缘介质,本实施例中优选采用感光树脂。所述的导电介质可以是常用的金属,例如铜等。
下面结合附图对本实用新型的埋入式电路板的制造过程进行说明。
111、在电路板的芯层开设通孔503,所述芯层的第二面形成有第二电路图形502。
如图3a所示,所说的芯层可以是单面覆铜板,包括有机树脂层501和覆盖在有机树脂层501一面的金属层502。该有机树脂层501的厚度可以根据电子元件400的厚度决定,通常在100微米到400微米之间,不能小于电子元件400的厚度。金属层502的厚度通常在3微米到100微米之间,根据实际场景确定。
如图3b所示,在芯层上开设通孔503,该通孔503的大小与电子元件的大小相匹配。通孔503的个数与需要埋入的电子元件的个数相当,可以是一个,也可以是多个。其中,所述芯层的金属层502已经加工形成第二电路图形502。
112、在所述芯层的第一面贴胶带。
如图3c所示,在芯层的第一面贴胶带504。该胶带504可以是紫外光UV胶带,能够在照射紫外光时失去粘性便于去除;也可以是其它胶带,例如在经过高温如150摄氏度时失去粘性的胶带。
113、将电子元件400置于所述通孔503中,并使所述电子元件400的具有第一电极401的下表面粘贴在所述胶带上。
如图3d所示,本步骤中将电子元件400置于通孔503中,其中,电子元件400的具有第一电极401的下表面接触并粘贴在胶带504上,进行临时固定。第一电极401可以是多个独立的电极。
114、在电子元件400侧面与通孔503侧面的缝隙中填充绝缘介质505。
通孔503略大于电子元件400,电子元件400的侧面与通孔503的侧面之间形成缝隙。如图3e所示,本步骤中,在该缝隙中填充绝缘介质505,一方面利用该绝缘介质505将电子元件固定在芯层中,另一方面利用该绝缘介质505将芯层的上、下表面以及电子元件400的上、下表面隔开。本实施例中,所述绝缘介质505优选采用感光树脂。可以在通孔503中,包括所述的缝隙和电子元件400的具有第二电极402的上表面,全部印刷上感光树脂,然后再利用其感光特性,通过曝光显影工艺将第二电极402表面的感光树脂去除。
115、在所述电子元件400的具有第二电极402的上表面填充导电介质506,使所述电子元件400的第二电极402与所述第二电路图形502电连接。
如图3f所示,本步骤中,为了使电子元件400的第二电极402与芯层上形成的第二电路图形502电连接,在通孔503中电子元件400的上表面填充导电介质506,使第二电极402通过该导电介质506与第二电路图形502实现电连接。
如图3g所示,在填充导电介质506之后,还可以包括一个研磨整平步骤,将导电介质506研磨至与所述第二电路图形502表面平齐。
116、去除胶带。
图3h是去除胶带504后的示意图。可以通过手工方法去除胶带,也已通过化学方法或者照紫外光等方法去除胶带。保证去除胶带后,第一电极401表面没有残胶,未被胶带污染。
至此,电子元件400已经通过填充的绝缘介质505固定在芯板的通孔503中,且已经通过填充的导电介质506与芯板第二面的第二电路图形502电连接。
然后,可以加工芯板的第一面,包括:在芯板的第一面形成第一电路图形,将电子元件400的第一电极401与第一电路图形电连接。其中,将电子元件400的第一电极401与第一电路图形电连接可以有以下多种实施方式:
一种方式中,可以重复步骤115,在所述电子元件400的具有第一电极401的下表面填充导电介质,使电子元件的第一电极401与第一电路图形电连接。
另一种方式中,如图3i-3k所示:可以先在所述芯层的第一面压合绝缘介质层507,然后在所述绝缘介质层507上制作连接第一电极401的金属化盲孔508,再在所述绝缘介质层507上制作第一电路图形,所述第一电路图形通过所述金属化盲孔508与所述电子元件400的第一电极401电连接。具体制作步骤如下:
如图3i所示,在芯层的第一面即第一电极401所在的一面压合绝缘介质层507。该绝缘介质层507可以是半固化片树脂。
如图3j所示,在绝缘介质层507上对应于所述第一电极401的位置开设盲孔508,盲孔508的底部抵达所述第一电极401。可以采用激光钻孔方式加工该盲孔508。
如图3k所示,对该盲孔508进行金属化,即,通过化学沉铜、电镀铜等工艺在盲孔508的内壁形成一层金属镀层,使该盲孔508成为金属化盲孔。
最后,采用常规的电路板图形制作工艺在该绝缘介质层507表面制作第一电路图形,该第一电路图形可以通过金属化盲孔508与电子元件400的第一电极401进行电连接。其中,制作第一电路图形时,可以采用在表面化学镀铜、图形电镀铜、蚀刻等工艺完成图形制作。
至此,该种方式的内部埋入电子元件的双面电路板制作完成,如需增加其它电路层,可以采用常规的电路板工艺在该具有埋入电子元件的双面两面进行增层。
综上,本实用新型实施例提供一种电子元件埋入式电路板,该电路板的埋入通孔中的电子元件的侧面和通孔侧面的缝隙中填充绝缘介质,通孔的至少一个开口处填充导电介质,使电子元件可以通过填充的导电介质直接和电路图形电连接,从而不需要引线或引脚等,减小了互连尺寸,降低了对电路板性能的不良影响。
以上对本实用新型实施例所提供的电子元件埋入式电路板进行了详细介绍,本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述,以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想,不应理解为对本实用新型的限制,任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本实用新型的保护范围之内。
Claims (5)
1.一种电子元件埋入式电路板,其特征在于,包括:
开设有通孔的芯层和埋入所述通孔中的电子元件;
所述通孔侧面与电子元件侧面的缝隙中填充有绝缘介质;
所述通孔的至少一个开口处填充有导电介质,所述电子元件通过所述导电介质与所述芯层表面形成的电路图形电连接。
2.根据权利要求1所述的电子元件埋入式电路板,其特征在于:
所述绝缘介质为感光树脂。
3.根据权利要求1或2所述的电子元件埋入式电路板,其特征在于:
所述芯板的第二面形成有第二电路图形,所述通孔的位于所述芯板第二面的开口处填充有导电介质,所述电子元件通过所述导电介质与所述第二电路图形电连接;
所述芯板的第一面压合有绝缘介质层,所述绝缘介质层上形成有第一电路图形,所述第一电路图形通过所述绝缘介质层上设置的金属化盲孔与所述电子元件电连接。
4.根据权利要求1或2所述的电子元件埋入式电路板,其特征在于:
所述芯板的两面均形成有电路图形,所述通孔的两个开口处都填充有导电介质,所述电子元件上下两面的电极分别通过两端的导电介质与芯板两面的电路图形电连接。
5.根据权利要求1或2所述的电子元件埋入式电路板,其特征在于:
所述电子元件为电源半导体芯片。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2011202895361U CN202231960U (zh) | 2011-08-10 | 2011-08-10 | 电子元件埋入式电路板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2011202895361U CN202231960U (zh) | 2011-08-10 | 2011-08-10 | 电子元件埋入式电路板 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN202231960U true CN202231960U (zh) | 2012-05-23 |
Family
ID=46082527
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2011202895361U Expired - Lifetime CN202231960U (zh) | 2011-08-10 | 2011-08-10 | 电子元件埋入式电路板 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN202231960U (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104185355A (zh) * | 2013-05-22 | 2014-12-03 | 深南电路有限公司 | 一种电路板的制作方法及电路板 |
CN108323034A (zh) * | 2017-12-25 | 2018-07-24 | 华为技术有限公司 | Pcb的制作方法、pcb、摄像头组件及终端 |
WO2021056181A1 (zh) * | 2019-09-24 | 2021-04-01 | 宏启胜精密电子(秦皇岛)有限公司 | 封装结构及其制造方法 |
-
2011
- 2011-08-10 CN CN2011202895361U patent/CN202231960U/zh not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104185355A (zh) * | 2013-05-22 | 2014-12-03 | 深南电路有限公司 | 一种电路板的制作方法及电路板 |
CN104185355B (zh) * | 2013-05-22 | 2018-01-26 | 深南电路有限公司 | 一种电路板的制作方法及电路板 |
CN108323034A (zh) * | 2017-12-25 | 2018-07-24 | 华为技术有限公司 | Pcb的制作方法、pcb、摄像头组件及终端 |
WO2021056181A1 (zh) * | 2019-09-24 | 2021-04-01 | 宏启胜精密电子(秦皇岛)有限公司 | 封装结构及其制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP3220417B1 (en) | Wiring circuit board, semiconductor device, wiring circuit board manufacturing method, and semiconductor device manufacturing method | |
JP3910045B2 (ja) | 電子部品内装配線板の製造方法 | |
US8324513B2 (en) | Wiring substrate and semiconductor apparatus including the wiring substrate | |
CN105027691B (zh) | 印刷电路板及其制造方法 | |
EP3148298A1 (en) | Manufacturing method of printing circuit board with micro-radiators | |
JP5512562B2 (ja) | 多層配線基板 | |
WO2015151512A1 (ja) | インターポーザ、半導体装置、インターポーザの製造方法、半導体装置の製造方法 | |
CN102300417B (zh) | 电子元件埋入式电路板及其制造方法 | |
CN102300397A (zh) | 金属基电路板及其制造方法 | |
TW200802649A (en) | Manufacturing method of package substrate | |
TWI304719B (en) | Circuit board structure having embedded compacitor and fabrication method thereof | |
US10433414B2 (en) | Manufacturing method of printing circuit board with micro-radiators | |
CN102256451B (zh) | 埋入片式器件的印刷电路板及其制造方法 | |
US8161634B2 (en) | Method of fabricating a printed circuit board | |
KR20130078107A (ko) | 부품 내장형 인쇄회로기판 및 이의 제조방법 | |
CN202231960U (zh) | 电子元件埋入式电路板 | |
CN102648670A (zh) | 印刷电路板及其制造方法 | |
KR100752017B1 (ko) | 인쇄회로기판의 제조방법 | |
CN210928127U (zh) | 部件承载件 | |
CN103098565B (zh) | 元器件内置基板 | |
JP2015043408A (ja) | 印刷回路基板及び印刷回路基板の製造方法 | |
CN103906354B (zh) | 电路板及其制造方法 | |
EP3235354B1 (en) | Contacting embedded electronic component via wiring structure in a component carrier's surface portion with homogeneous ablation properties | |
EP3813497A1 (en) | Component carrier with embedded component and horizontally elongated via | |
CN112599493A (zh) | 一种两面嵌埋玻璃基板及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C56 | Change in the name or address of the patentee |
Owner name: SHENNAN CIRCUIT CO., LTD. Free format text: FORMER NAME: SHENZHEN SHENNAN CIRCUITS CO., LTD. |
|
CP03 | Change of name, title or address |
Address after: 518053 Nanshan District, Guangdong, overseas Chinese town, No. East Road, No. 99 Patentee after: SHENZHEN SHENNAN CIRCUIT CO., LTD. Address before: 518000 Nanshan District, Guangdong, overseas Chinese town, No. East Road, No. 99 Patentee before: Shenzhen Shennan Circuits Co., Ltd. |
|
CX01 | Expiry of patent term | ||
CX01 | Expiry of patent term |
Granted publication date: 20120523 |