CN202084537U - 具有静电放电防护功能的集成电路 - Google Patents

Abstract

本实用新型涉及一种集成电路，特别是一种具有静电放电防护功能的集成电路，包括高压导线层和低压导线层，位于封装基板上；高压连接线与低压连接线，对应连接于封装基板导线层与芯片的电源线之间；所述芯片包括被保护电路，所述被保护电路由形成于所述芯片上的电源线供电；还包括电容，所述电容贴装在封装基板上的高压导线层和低压导线层之间。本实用新型在静电放电事件发生时，静电脉冲可通过芯片的电源线、芯片与基板之间的连接线、基板上的导线层传递到贴装在封装基板上的电容，并被电容吸收掉，将高压电源线与低压电源线之间的电压钳制到一芯片能承受的电压降以下，电容吸收的电荷，通过集成电路漏电释放掉。

Description

具有静电放电防护功能的集成电路

技术领域

本实用新型涉及一种集成电路，特别是一种静电放电防护性能更佳的具有静电放电防护功能的集成电路。

背景技术

静电放电防护问题是集成电路产品可靠性的重要问题，在集成电路失效中，静电放电失效占了将近一半。传统的集成电路静电放电防护主要采用在芯片10内部的VDD、VSS电源线之间加入钳位电路（Clamp circuit），实现全局保护结构。随着集成电路加工水平的迅猛发展，VDD、VSS电源线寄生电阻严重影响了集成电路的静电放电保护性能，采用与封装技术结合的传统静电放电保护电路开始出现，并被广泛采用。如图1所示，作用在核心电路或输入/输出电路14上的脉冲经过压焊垫13、18，再经连接线12、17、键合区11、16传递到封装基板上的导线层20、21后，再回到芯片内部，通过VDD-to-VSS ESD钳位电路50（ESD，Electro Static Discharge，静电放电）释放掉，将VDD、VSS之间的电压降钳制在一个安全的电压下，实现集成电路静电放电保护功能。采用这种电路，存在的最大问题是VDD-to-VSS ESD钳位电路50的闩锁维持电压通常要高于集成电路工作电压，以克服VDD、VSS电源线之间的闩锁（LATCH UP）问题。随着集成电路制造技术的进步，VDD、VSS电源线之间的静电烧毁电压与工作电压之间可用于静电放电设计的电压降越来越小，为了克服这些问题，势必要采用大量的压焊垫13、18来降低芯片电源线（VDD_IC和VSS_IC）上的寄生电阻，限制了集成电路输入/输出压焊垫的数目。此外，由于静电放电防护可用的电压空间有限，输入/输出电路中常用降低寄生电容的方式（如使用串联二极管或P+ — N+距离比较大的二极管等）都受到了一定的限制，也就限制了射频集成电路静电放电防护性能的提升空间。

实用新型内容

本实用新所要解决的技术问题是提供一种具有静电放电防护功能的集成电路，以提供更大的集成电路静电放电防护电压空间，利于防止集成电路被静电放电损坏。

本实用新型解决上述技术问题的技术方案如下：

一种具有静电放电防护功能的集成电路，包括：位于封装基板上的第一导线层，所述导线层包括高压导线层和低压导线层；集成电路芯片，所述芯片包括被保护电路，所述被保护电路由形成于所述芯片上的电源线供电，所述电源线包括高压电源线和低压电源线；连接线，包括高压连接线和低压连接线，所述高压连接线连接于高压导线层和高压电源线之间，所述低压连接线连接于低压导线层和低压电源线之间；还包括电容，所述电容贴装在封装基板上的高压导线层和低压导线层之间。

本实用新型的有益效果是：当静电放电事件发生时，静电脉冲可通过芯片的电源线、芯片与基板之间的连接线、基板上的导线层传递到电容上，并被电容吸收掉，将高压电源线与低压电源线之间的电压钳制到所述芯片能够承受的电压降以下，本实用新型与传统的采用制作在芯片内部的VDD-to-VSS箝位电路相比，采用电容吸收静电脉冲，无需考虑闩锁问题，箝位电压允许小于工作电压，可提供更大的集成电路静电放电防护电压空间，有利于集成电路的静电放电防护电路设计。

在上述技术方案的基础上，本实用新型还可以做如下改进。

进一步，所述电容为一个贴装在封装基板上的高压导线层和低压导线层之间的贴片电容，或者多个并联、和/或串联贴装在封装基板上的高压导线层和低压导线层之间的贴片电容。

采用上述进一步方案的有益效果是，采用贴片电容可以降低集成电路静电放电防护通道上的寄生电感，确保电容能在小于10纳秒时间内发挥作用；采用并联结构，则有利于降低大尺寸集成电路静电放电防护通道上的寄生电感，防止远离电容的压焊垫出现比其他压焊垫静电放电防护能力更脆弱的现象；采用串联结构，则可以确保一个电容损坏后，ESD防护电路仍然能正常工作，满足高可靠性芯片的使用要求。

进一步，所述被保护电路为输入/输出电路和/或核心电路。

采用上述进一步方案的有益效果是，无论是输入/输出电路还是核心电路，采用本实用新型后均可以提高集成电路的静电放电防护性能。

进一步，还包括位于封装基板上的第二导线层，所述第一导线层和第二导线层之间电性短接，和/或通过至少一个ESD防护单元连接；所述ESD防护单元用于在所述集成电路正常工作时将第一导线层和第二导线层电性分离，在静电放电发生时将第一导线层、第二导线层电性短接。

采用上述进一步方案的有益效果是，无论是多芯片封装集成电路还是高端集成电路，都会采用多组电源和地供电，采用上述进一步方案，可以提高这种集成电路的静电放电防护性能。其中，对于低功耗的数字电路，第一和第二VSS导线层允许电性短接，有利于提供第一导线层和第二导线层之间的静电放电通道；对于第一导线层和第二导线层在正常工作时有电性隔离要求的集成电路，则需要采用ESD防护单元进行电性隔离，达到集成电路正常工作时电性隔离，静电放电瞬间电性导通的效果。

进一步，所述ESD防护单元为一个或者多个串联电容，和/或为一个或多个二极管形成的二极管堆；其中所述ESD防护单元贴装在所述导线层之间，和/或制造在与所述导线层连接在一起的芯片电源线之间。

采用上述进一步方案的有益效果是，采用电容作为ESD防护单元，不需要考虑二极管的开启电压，可以获得更低的静电放电箝位电压；采用二极管堆，则有利于降低集成电路制造成本。

进一步，所述二极管堆，包括一个二极管，和/或多个串联的二极管，和/或一个或多个串联二极管形成的极性相反并联在一起的二极管对。

采用上述进一步方案的有益效果是，由于本实用新型在VDD导线层和VSS导线层之间的箝位电压非常低，对不同的电路可以提供可选择的多种有益结构。其中每个二极管的开启电压约为0.6V—0.8V，不同的电压隔离可以选择相应的正偏串联二极管数目，如3.3V电源与1.8V电源的隔离，可以采用串联3个3.3V电源线向1.8V电源线正偏的二极管，并联1个1.8V电源线向3.3V电源线正偏的二极管，形成ESD防护单元，达到集成电路正常工作时电性隔离，静电放电瞬间电性短接的有益效果。与传统静电放电防护技术不同的是，本实用新型在VDD导线层和VSS导线层之间的箝位电压非常低，因此，从节约成本及减小漏电等方面考虑，允许使用单向偏置的二极管作为ESD防护单元，如3.3V电源与1.8V电源的隔离，只需要采用一个1.8V电源线向3.3V电源线正偏的二极管，形成ESD防护单元。

进一步，所述的导线层为制作在封装基板一层导线层上的自由布线或平面，和/或是一通过导线层之间的通孔连接在一起的多层导线层上的自由布线或平面。

采用上述进一步方案的有益效果是，降低了对封装基板上的导线层布线的依赖程度。由于不局限于在单一导线层上采用环状布线，能有益于超大或甚大规模集成电路的生产需求。

进一步，还包括至少1个漏电通道，所述漏电通道为所述芯片自身的漏电，和/或连接于所述导线层之间的电阻，和/或连接于所述电源线之间的电阻。

采用上述进一步方案的有益效果是，本实用新型与传统的静电放电防护电路不同，是一种静电脉冲吸收型静电保护结构，因此需要有漏电通道将吸收的电荷释放掉，采用上述进一步方案，就是要将所用静电放电防护电容吸收的静电电荷释放掉。

进一步，还包括至少1个ESD箝位电路，所述ESD箝位电路连接于所述高压电源线和低压电源线之间，和/或连接于所述高压导线层和低压导线层之间。

采用上述进一步方案的有益效果是，本实用新型与传统的ESD箝位电路静电放电防护技术是兼容的，并且由于本实用新型可以提供更低的箝位电压，与传统的ESD箝位电路静电放电防护技术共同使用时，本实用新型所提供的ESD防护通道会成为主要的ESD防护通道。此外，本实用新型所提供的集成电路，ESD防护通道寄生电感比传统ESD箝位电路静电放电防护技术的寄生电感要大一些，与传统ESD箝位电路共同使用，有利于进一步提高CDM模型（charge device model，器件充电模模型）静电放电防护性能。

附图说明

图1为一种传统的具有静电放电防护功能的集成电路的电路图；

图2为本实用新型的一种典型实施例的电路图；

图3为本实用新型针对输入/输出电路与核心电路分别采用不同电源线对时的实施例的电路图；

图4为本实用新型的一种针对不同电源线对之间的静电放电防护的实施例的电路图；

图5为本实用新型的另一种针对不同电源线对之间的静电放电防护的实施例的电路图；

图6为本实用新型的针对多芯片组件封装的实施例的电路图；

图7为简化了的针对多芯片组件封装的实施例的电路图；

图8为一种针对低端芯片的实施例的电路图；

图9为另一种针对低端芯片的实施例的电路图；

图10为一种针对高端芯片的实施例的电路图；

图11为一种针对高端芯片的多芯片组件封装的实施例的电路图；

图12为一种增加漏电通道的实施例的电路图；

图13为针对图10所示集成电路的芯片结构示意图；

图14是针对图10所示集成电路的封装基板背面的结构示意图；

图15是针对图10所示集成电路的使用额外电阻的芯片结构示意图；

图16为结合了一传统ESD防护电路的实施例的电路图；

图17为另一种结合了一传统ESD防护电路的实施例的电路图。

图中标号分别为：

VDD或VDD_ESD导线层：20、201、202、2011、2012、2013、2014、2021、2022、2023、2024；

芯片：10、101、102；

键合区：11、111、112、113、16、161、162、163；

连接线：12、121、122、123、17、171、172、173；

压焊垫：13、131、132、133、136、137、18、181、182、183、186、187；

核心电路或输入输出电路：14、141、142、143、144、1411、1412、1413、1414、1421、1422、1423、1424；

VSS或VSS_ESD导线层：21、211、212、2111、2112、2113、2114、2121、2122、2123、2124；

电容：22、221、222、223、224、2211、2212、2213、2214；

VDD—to—VSS  ESD箝位电路：50；

ESD防护单元：31、32、33、34、311、312、313、314、321、322、323、324、331、332、333、334、341、342、343、344

电阻：40、41、42。

具体实施方式

下面结合具体实施例，并参照附图，对本实用新型提供的技术方案进一步详细说明。

如图2中所示，是一种典型的具有静电放电防护功能的集成电路，包括高压导线层（封装基板中的VDD导线层20）和低压导线层（封装基板中的VSS导线层21），位于封装基板上；连接线，包括高压连接线17与低压连接线12，对应连接于封装基板的导线层与芯片10的电源线之间。所述芯片10包括被保护电路14，所述被保护电路由形成于所述芯片上的高压电源线VDD-IC、低压电源线VSS-IC供电；电容22贴装在封装基板上的高压导线层20和低压导线层21之间。在静电放电时间发生时，静电脉冲可通过芯片的电源线、芯片与基板之间的连接线、基板上的导线层传递到贴装在封装基板上的电容，并被电容吸收掉，将高压电源线与低压电源线之间的电压钳制到一芯片能承受的电压降以下，电容吸收的电荷，通过集成电路漏电释放掉。

以倒装芯片技术为例，在制作基板时（如一陶瓷电路板或一印刷电路板）可将导线层制作在基板上，之后采用熔焊、热压焊、超声焊等方式将芯片10压焊垫焊接在基板上，并将贴片电容贴装在基板的VDD导线20层和VSS导线层21之间。通过压焊垫13、18，连接线（铅锡球）12、17，封装基板上的键合区11、16，封装基板上的导线层20、21形成一条低阻的导电通道，将静电脉冲传递到贴装在基板VDD导线层20与VSS导线层21之间的电容22处，被电容22吸收掉，吸收掉的电荷，通过集成电路的漏电释放掉。由一般的半导体工艺及常用的集成电路静电放电防护手段可知，芯片上的电源线通常为1微米左右的厚度，为了降低电源寄生电阻，设计者可加宽电源线，增加制造成本；封装基板上的导线层通常有几十微米厚度，并且采用大面积的电源线宽度并不会大幅度增加集成电路成本，因此在同样的宽度或成本考虑下，导线层都可以获得更小的寄生电阻。在传统的静电放电防护箝位电路方面，常用的箝位电路击穿电压、维持电压都要高于集成电路的工作电压，大大降低了静电放电防护所能使用的电压空间，即箝位电路维持电压与集成电路静电放电烧毁电压之间的电压降；本实用新型采用在VDD导线层20与VSS导线层21之间贴装电容22的技术方案，由于电容在静电放电箝位过程中运行的机制是将静电电荷吸收掉而不是通过闩锁效应将静电电荷释放掉，不存在闩锁维持电压问题，因此，可以将电容吸收静电脉冲后的箝位电压设计到低于集成电路工作电压的水平。而电容吸收的电荷，可通过集成电路的漏电通道缓慢释放掉。

在通常操作下，电源通过VDD、VSS脚位进来，为被保护电路14（即核心电路或输入/输出电路）供电；在集成电路加电时，贴装在基板中的VDD导线层20与VSS导线层21之间的电容22需要充电，待达到与VDD导线层和VSS导线层之间的电压降一致时，电容22不再需要充电，相当于处于传统箝位电路的关闭状态。在静电放电事件发生时，例如VDD脚位有一正的静电放电电压且VSS脚位接地，由于VDD导线层20的寄生电阻比芯片中的VDD_IC电源线电阻低，因此，静电脉冲会通过VDD导线层20传递到贴装在VDD导线层20与VSS导线层21之间的电容22上，由悉知的知识可以知道，电容在充电过程中可以认为阻抗是0，因此，静电脉冲会通过电容22以短路的方式传递到VSS导线层21上，并由VSS引脚流出，静电电荷通过充电方式积累在电容22上，并由集成电路漏电缓慢释放掉。以0.5μF的电容为例，吸收掉2000V HBM静电（人体放电模型）脉冲后，电容两端的电压为0.4V，以1.8V的工作电压为例，箝位电压远小于工作电压，与常规的箝位电压须高于工作电压相反，能提供更大的ESD设计可使用的电压空间。

核心电路供电与输入/输出电路供电也可以采用不同的供电电源对及导线层，以解决核心电路电压与输入/输出电压不同问题或减小电源间相互的干扰问题。如图3中所示，对输入/输出电路供电的电源对VDD_I/O、VSS_I/O与对核心电路供电的电源对VDD_Core、VSS_Core是电学隔离的。电源线对VDD_I/O、VSS_I/O对输入/输出电路141供电，电源线对VDD_Core、VSS_Core对核心电路142供电。由于相对的电学隔离，在各电源对内部发生静电放电事件时，静电脉冲将会借由各自的静电放电通道将静电脉冲吸收、释放掉，例如输入/输出电路141发生对VSS脚位正的静电事件时，静电脉冲会通过输入/输出电路141进入VDD_I/O、VSS_I/O，之后通过压焊垫13、18，基板与芯片10的连接线12、17，键合区11、16，封装基板中的导线层201、211到达电容221处，并被电容221吸收掉，电容吸收掉的电荷，通过集成电路的漏电释放掉。

在不同电源线对之间发生ESD事件时，也需要静电放电保护。图4表示不同电源线对之间的静电放电保护实施例。图4中，ESD防护单元31可贴装在VDD_I/O导线层201与VDD_Core导线层202之间;或在芯片制造时制作在芯片10内部，耦接在VDD_I/O与VDD_Core电源线之间。ESD防护单元32贴装在VSS_I/O导线层211与VSS_Core导线层212之间，或在芯片制造时制作在芯片10内部，耦接在VSS_I/O与VSS_Core电源线之间。以在VDD_I/O导线层201与VDD_Core导线层202之间的ESD防护单元31和VSS_I/O导线层211与VSS_Core导线层212之间的ESD防护单元32分别为贴装在导线层之间的电容为例，如在输入/输出电路发生对核心电路VSS脚位正的静电事件时，静电脉冲可通过输入/输出电路141进入VDD_I/O，之后通过压焊垫18、基板与芯片的连接线17、封装基板中的导线层201到达电容221和ESD防护单元31处，由电容形成的短路电流通道分别流经导线层211、202，到达ESD防护单元32、电容222处，并由电容形成的短路通道进入VSS_Core导线层212，并由核心电路VSS脚位流出，形成一低阻抗的静电放电通道，对集成电路进行静电放电保护，电容在静电放电过程中吸收的电荷，可通过集成电路的漏电释放掉。

如图5所示，是不同电源线对之间的另一种静电放电保护实施例。其中，ESD防护单元33可贴装在VDD_I/O导线层201与VSS_Core导线层212之间，或在芯片制造时制作在芯片10内部，耦接在VDD_I/O与VSS_Core电源线之间。ESD防护单元34贴装在VSS_I/O导线层211与VDD_Core导线层202之间，或在芯片制造时制作在芯片内部，耦接在VSS_I/O与VDD_Core电源线之间。以在VDD_I/O导线层201与VSS_Core导线层212之间的ESD防护单元33和VSS_I/O导线层211与VDD_Core导线层202之间的ESD防护单元34分别为贴装在导线层之间的电容为例，如在输入/输出电路发生对核心电路VSS脚位正的静电事件时，静电脉冲可通过输入/输出电路141进入VDD_I/O，之后通过压焊垫18，基板与芯片连接线17，键合区16，封装基板中的导线层201到达电容221、ESD防护单元33处。其中到达ESD防护单元33处的电流直接由其自身电容形成的短路通道流到VSS_Core导线层212上；到达电容221上的电流，则由电容221形成的短路通道流经VSS_I/O导线层211、ESD防护单元电容34、VDD_Core导线层202、电容222到VSS_Core导线层212。进入VSS_Core导线层的电流，由核心电路VSS脚位流出，形成一低阻抗的静电放电通道，对集成电路进行静电放电保护，电容在静电放电过程中吸收的电荷，可通过集成电路的漏电释放掉。

以图4或图5的电路中，全部或部分加入另一种现有的ESD防护单元，可以提供更多可选的低阻静电放电通道，也有利于提高集成电路的静电放电防护性能。

如图6中所示，是一种利用图4的电路结构组合的多芯片组件封装技术的实施例。图6中，芯片101上的第一输入/输出电路141和芯片102上的第二输入/输出电路143使用了相同的封装基板中的VDD_I/O导线层201、VSS_I/O导线层211，第一核心电路142、第二核心电路144使用了相同的封装基板中的VDD_Core导线层202、VSS_Core导线层212。与悉知的多个芯片需要采用更多的箝位电路不同，由于使用了相同的导线层，并且导线层寄生电阻很低，各导线层中的电容221、223，222、224，ESD防护单元31、33、32、34可以在静电事件发生时同时发挥相当的作用。因此，相应的电容、ESD防护单元可以进行合并，例如将电容221、223合并成一个电容221；或将电容221、223的电容值合并成等效于电容221的电容值，如将电容221、223分别使用较小电容值的电容（例如0.25μF），等效合并于图6中所使用电容221的电容值（例如0.5μF）。此外，由于采用在导线层中贴装电容的静电放电防护，可在静电脉冲作用下将导线层之间的电位箝制在比传统制作在芯片内部的VDD-to-VSS ESD箝制电路箝制的电位小得多的水平，将电容221、222、223、224合并成一个电容，也可以满足目前大多数产品的静电放电防护需求。

经过充分简化后的多芯片组件封装技术的实施例如图7所示。

如图8中所示，是一种低端芯片的实施例。这种低端芯片核心电路功耗较小，只采用一个或数个核心电路电源引脚供电。对于这种电路，可直接将核心电路142的VDD_Core的供电压焊垫186、187通过ESD防护单元31、33就近连接到VDD_I/O上，并在尽可能近的位置放置VDD_I/O压焊垫182、183，通过连接线172、173、键合区162、163连接到封装基板中的VDD_I/O导线层201上；将核心电路142 的VSS_Core的供电压焊垫136、137通过ESD防护单元32、34就近连接到VSS_I/O上，并在尽可能近的位置放置VSS_I/O压焊垫132、133，通过连接线122、123、键合区112、113连接到封装基板中的VSS_I/O导线层211上。在静电放电事件发生时，如核心电路VDD_Core引脚186对核心电路VSS_Core引脚136施加正的ESD脉冲，静电可通过VDD_Core的供电压焊垫186，经过ESD防护单元31进入VDD_I/O电源线，通过VDD_I/O压焊垫182、连接线172、封装基板上的键合区162进入封装基板上的VDD_I/O导线层201，并通过电容221耦合到封装基板中的导线层211上，由封装基板上的键合区112、连接线122、VSS_I/O压焊垫132进入VSS_I/O电源线，由ESD防护单元32流到VSS_Core压焊垫136处。

如图9中所示的是另一种低端芯片的实施例。这种低端芯片虽然使用了不同的电压源，其低压导线层的电压变动并不会影响芯片的正常工作。与图8相比，图9所示电路直接将VSS_Core与VSS_I/O短接在一起，并由压焊垫133，通过连接线123、键合区113连接到封装基板中的VSS_I/O导线层211上。这种静电放电防护方案由于不需要使用到ESD防护单元32、34，在相同条件下可以获得比图8所示静电放电防护结构更大的静电放电防护电压空间，也很适合用在低端芯片上。

图10是一种高端芯片集成的实施例。考虑到很多高端芯片会采用多个电源对供电，并且相互有一定的隔离要求，图10提供了一种适用于复杂芯片的具有静电放电防护功能的集成电路。输入/输出电路1411由电源对VDD_I/O1、VSS_I/O1供电，VDD_I/O1通过压焊垫、连接线、键合区连接到VDD_I/O1导线层2011，ESD防护单元311可以贴装在导线层2011与ESD_VDD导线层之间，也可以制作在芯片10内部，通过两组压焊垫、连接线、键合区将导线层2011与ESD_VDD导线层耦接在一起；VSS_I/O1通过压焊垫、连接线、键合区连接到VSS_I/O1导线层2111，ESD防护单元331可以贴装在导线层2111与ESD_VSS导线层之间，也可以制作在芯片10内部，通过两组压焊垫、连接线、键合区将导线层2111与ESD_VSS导线层耦接在一起。输入/输出电路1412、核心电路1421、核心电路1422所采用的连接方式与输入/输出电路1411相同。电容221贴装在ESD_VDD导线层与ESD_VSS导线层之间。在静电放电事件发生时，如输入/输出电路1412上施加一正的ESD脉冲，核心电路1421的VSS_Core1导线层2121接地，静电脉冲通过输入/输出电路1412进入VDD_I/O2电源线，经过一组压焊垫、连接线、键合区进入导线层2012，通过ESD防护单元进入ESD_VDD导线层、电容221进入ESD_VSS导线层，并通过ESD防护单元341进入导线层2121，由导线层2121的引脚流出。电容存储的电荷通过集成电路漏电释放掉。

图10同样适用于多芯片组件封装技术，如图11为一种针对高端芯片的多芯片组件封装的的实施例。与图8所述低端芯片类似，在高端芯片内存在对电源波动不甚敏感的电路时，也可将该电路模块不敏感的电源线直接通过压焊垫、连接线、键合区连接至相应的ESD导线层，并将该ESD导线层作为相应电源线的电源导线层，例如，假设核心电路1422的VSS_Core2抗电源扰动能力比较强，可将VSS_Core2电源线直接用压焊垫、连接线、键合区连接到ESD_VSS导线层上，并将ESD_VSS导线层连接到VSS_Core2电源线的外部引脚上，作为VSS_Core2的电源线。或者两种电路使用的电压相同，并且之间的电源波动不会影响各自的性能，也可将两种电路使用一组导线层，例如假设输入/输出电路1411与输入输出电路1412的电源电压相同，并且相互干扰不会影响各自的功能，则可将导线层2011与导线层2012合并成一个导线层，导线层2111、导线层2112合并成一个导线层。

通常情况下，导线层厚度远大于电源线厚度，寄生电阻很小，通常不需要在本专利纳入特别的考虑，但对于某些大芯片，特别是通过多芯片模组封装技术获得的大芯片组合，在导线层寄生电感会对集成电路静电放电防护性能产生明显恶劣影响时，可增加贴装在导线层之间的电容，或将贴装在导线层中的电容拆分成多个电容，如将一个0.5μF的电容拆分成两个0.25μF电容，均匀贴装在导线层之间，降低导线层寄生电感的影响。

在电容吸收电荷释放方面，由于超大规模集成电路自身的漏电绝大多数都可以大于数μA，以1.8V电压、100μA漏电为例，当贴装在导线层之间电容为0.5μF时，RC（阻容）时间为0.009s，即使考虑漏电会随电压大小发生变化，通常也可以满足集成电路的静电放电防护需求。对于某些低功耗的芯片，通过芯片自身漏电放电会导致RC时间过大（如大于1s），则可通过图12中的电阻41、42中的一种方式进行放电。图12中，利用电阻增加了静电放电防护的漏电通道，电阻41一端连接在封装基板中VDD导线层20上，一端连接在封装基板中VSS导线层21上，电阻42一端连接在VDD_IC电源线上，一端连接在VSS_IC电源线上，由于所放置的电阻远大于电源线、导线层等的寄生电阻（如0.5MΩ），在实际应用中，两种电阻连接结构选一种即可。采用贴装电容作为ESD防护单元，在ESD防护单元存在存储电荷释放RC时间过大时，也可采用同样的电阻连接结构减小存储电荷释放时的RC时间。

图13是图10所示实施例的芯片结构示意图，即压焊垫分布图，图14是图10所示实施例的封装基板背面的结构示意图，两者通过连接线（铅锡球）贴装在一起即是图10所示实施例。图13中，电源压焊垫均匀地分布在被保护电路中，提供到导线层最小导通电阻的ESD导通路径。图14中，ESD防护电容221拆分成了4个小电容（2211、2212、2213、2214），均匀地贴装在基板ESD_VDD导线层和ESD_VSS导线层之间。作为ESD防护单元的电容，贴装在各电源导线层与ESD导线层之间。

图15是图10所示集成电路使用了用于释放电容存储电荷的额外电阻时的芯片结构示意图，图中40是电阻放置区。电阻放置区包括ESD_VDD导线层和ESD_VSS导线层的压焊垫，用于将ESD_VDD导线层、ESD_VSS导线层引入到芯片内部。各电容存储电荷释放电阻可以根据需求在引入的ESD_VDD、ESD_VSS电源线与各被保护电路电源线之间进行配置，由于电源线电阻远小于电容存储电荷释放电阻，配置电容存储电荷释放电阻所使用的电源线宽度通常不做特殊要求。

本实用新型提供的具有静电放电防护功能的集成电路，与传统的通过芯片内部制造的VDD-to-VSS ESD箝位电路的集成电路是兼容的，如图16和图17所示。在相应ESD防护中，由于贴装在导线层之间的电容可提供更低箝位电压的ESD防护通道，可在静电放电事件发生时成为主要的静电脉冲电流通道。此外，按传统的在芯片的被保护电路的VDD、VSS之间均匀放置一些VDD-to-VSS ESD箝位电路50，对于降低大芯片基板中的导线层寄生电感对集成电路ESD防护性能的影响也是有益的。

以上对本实用新型所提供的具有静电放电防护功能的集成电路进行了详细介绍，本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的一般技术人员，依据本实用新型的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本实用新型的限制。

Claims (9)

1.一种具有静电放电防护功能的集成电路，包括：

位于封装基板上的第一导线层，所述导线层包括高压导线层和低压导线层；

集成电路芯片，所述芯片包括被保护电路，所述被保护电路由形成于所述芯片上的电源线供电，所述电源线包括高压电源线和低压电源线；

连接线，包括高压连接线和低压连接线，所述高压连接线连接于高压导线层和高压电源线之间，所述低压连接线连接于低压导线层和低压电源线之间；

其特征在于，还包括：

电容，所述电容贴装在封装基板上的高压导线层和低压导线层之间。

2.根据权利要求1所述的具有静电放电防护功能的集成电路，其特征在于：所述电容为一个贴装在封装基板上的高压导线层和低压导线层之间的贴片电容，或者多个并联、和/或串联贴装在封装基板上的高压导线层和低压导线层之间的贴片电容。

3.根据权利要求1所述的具有静电放电防护功能的集成电路，其特征在于：所述被保护电路为输入/输出电路和/或核心电路。

4.根据权利要求1所述的具有静电放电防护功能的集成电路，其特征在于：还包括位于封装基板上的第二导线层，所述第一导线层和第二导线层之间电性短接，和/或通过至少一个ESD防护单元连接；所述ESD防护单元用于在所述集成电路正常工作时将第一导线层和第二导线层电性分离，在静电放电发生时将第一导线层、第二导线层电性短接。

5.根据权利要求4所述的具有静电放电防护功能的集成电路，其特征在于：所述ESD防护单元为一个或者多个串联电容，和/或为一个或多个二极管形成的二极管堆；其中所述ESD防护单元贴装在所述导线层之间，和/或制造在与所述导线层连接在一起的芯片电源线之间。

6.根据权利要求5所述的具有静电放电防护功能的集成电路，其特征在于，所述二极管堆，包括一个二极管，和/或多个串联的二极管，和/或一个或多个串联二极管形成的极性相反并联在一起的二极管对。

7.根据权利要求1至6任一项所述的具有静电放电防护功能的集成电路，其特征在于，所述的导线层为制作在封装基板一层导线层上的自由布线或平面，和/或是一通过导线层之间的通孔连接在一起的多层导线层上的自由布线或平面。

8.根据权利要求1至6任一项所述的具有静电放电防护功能的集成电路，其特征在于：还包括至少1个漏电通道，所述漏电通道为所述芯片自身的漏电，和/或连接于所述导线层之间的电阻，和/或连接于所述电源线之间的电阻。

9.根据权利要求1至6任一项所述的具有静电放电防护功能的集成电路，其特征在于：还包括至少1个ESD箝位电路，所述ESD箝位电路连接于所述高压电源线和低压电源线之间，和/或连接于所述高压导线层和低压导线层之间。

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