CN202004747U - 一种BiCMOS采样保持电路 - Google Patents

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Abstract

本实用新型涉及一种BiCMOS采样保持电路，它包括一用于接收第一、第二输入信号的输入缓冲级、分别与该输入缓冲级连接的并分别用于输出第一、第二输出信号的第一、第二输出缓冲级、并联连接在所述输入缓冲级与第二输出缓冲级之间的第一采样电容和第一至第三电流开关以及并联连接在所述输入缓冲级与第一输出缓冲级之间的第二采样电容和第四至第六电流开关，所述第一至第六电流开关均为NMOS管。本实用新型既具有双极型电路快速、输入失调电压低和大电流驱动能力的优点，又具备CMOS电路低功耗和高集成度的特性，从而能够满足高速高精度ADC芯片的工作需求，可以广泛应用于高速A/D转换器模块和IP核设计。

Description

一种BiCMOS采样保持电路
技术领域
本实用新型涉及集成电路，尤其涉及一种BiCMOS(Bipolar CMOS，双极型CMOS)采样保持电路。
背景技术
众所周知，采样保持电路是A/D转换器中的重要组成部分，其作用是对外部输入的模拟信号进行采样保持处理，可以说，采样保持电路的速度直接决定了整个A/D转换器的转换速率。
在两步式A/D转换器中，经常采用射级跟随器开关采样保持放大电路。典型的射级跟随器开关采样保持放大电路的结构如图1所示，该采样保持放大电路主要包括由第一至第四三极管Q1至Q4组成的输入缓冲级、由第八、第九三极管Q8、Q9和第十四、第十五三极管Q14、Q15组成的输出缓冲级、第一、第二采样电容CH1、CH2以及第一至第六电流开关T1至T6；其中，第一、第二三极管Q1、Q2作为与输入相连的级联射级跟随器可以降低来自输入的瞬态电流，第一至第六电流开关T1至T6均为NPN结构的三极管，且第一、第二电流开关T1、T2和第四、第五电流开关T4、T5相连，同为采样时钟，第三电流开关T3和第六电流开关T6相连，同为保持时钟。两个时钟的时序如图3所示，在采样阶段，第一电流开关T1和第四电流开关T4导通，连接在第五、第十一三极管Q5、Q11上的电流源关断，第一输入信号VIN1和第二输入信号VIN2通过输入缓冲级和第五、第十一三极管Q5、Q11将电荷存储在第一、第二采样电容CH1、CH2上；在保持阶段，第一、第二电流开关T1、T2和第四、第五电流开关T4、T5关断，第三电流开关T3和第六电流开关T6导通，存储在第一、第二采样电容CH1、CH2的电荷通过输出缓冲电路输出。
但是，在上述采样保持电路中，由第一至第六电流开关T1至T6组成双极型开关的开关特性差，使得整个采样保持电路的速度下降，从而直接影响并限制着A/D转换器的速度；另外，在第五、第六三极管Q5、Q6导通瞬间，第一输出信号Vo1和第二输出信号Vo2会有一个较大的抖动。因此，这种射级跟随器开关采样保持放大电路已越来越不能适应高速A/D转换器的工作要求。
实用新型内容
为了解决上述现有技术存在的问题，本实用新型旨在提供一种BiCMOS采样保持电路，以实现较好的开关特性，从而有效提高采样保持电路的运行速度。
本实用新型所述的一种BiCMOS采样保持电路，它包括一用于接收第一、第二输入信号的输入缓冲级、分别与该输入缓冲级连接的并分别用于输出第一、第二输出信号的第一、第二输出缓冲级、并联连接在所述输入缓冲级与第二输出缓冲级之间的第一采样电容和第一至第三电流开关以及并联连接在所述输入缓冲级与第一输出缓冲级之间的第二采样电容和第四至第六电流开关，所述输入缓冲级包括串联的第一三极管和第三三极管以及串联的第二三极管和第四三极管，其中，所述第一三极管和第二三极管的发射极连接后接地，所述第三三极管和第四三极管的基极和集电极连接至一外部电源，所述第一至第六电流开关均为NMOS管，所述第一至第三电流开关的源极相连接地，且第一、第二电流开关的栅极相连，所述第四至第六电流开关的源极相连接地，且第四、第五电流开关的栅极相连。
在上述的BiCMOS采样保持电路中，所述电路还包括第一、第二电容，所述第一电容的一端与所述第一三极管的集电极连接，另一端连接在所述第二采样电容和第一输出缓冲级之间，所述第二电容的一端与所述第二三极管的集电极连接，另一端连接在所述第一采样电容和第二输出缓冲级之间。
在上述的BiCMOS采样保持电路中，所述第一输出缓冲级包括第八三极管和第九三极管，所述第八、第九三极管的集电极连接至所述外部电源，所述第八三极管的基极与一第五三极管的发射极连接，并通过该第五三极管的基极连接至所述第二三极管的集电极，该第八三极管的发射极与所述第九三极管的基极连接，该第九三极管的发射极接地，且所述第五三极管的集电极与所述外部电源连接；
所述第二输出缓冲级包括第十四三极管和第十五三极管，所述第十四、第十五三极管的集电极连接至所述外部电源，所述第十四三极管的基极与一第十一三极管的发射极连接，并通过该第十一三极管的基极连接至所述第一三极管的集电极，该第十四三极管的发射极与所述第十五三极管的基极连接，该第十五三极管的发射极接地，且所述第十一三极管的集电极与所述外部电源连接；
所述第一采样电容的一端与所述第十四三极管的基极连接，另一端与所述外部电源连接；所述第二采样电容的一端与所述第八三极管的基极连接，另一端与所述外部电源连接；
所述第一电流开关的漏极与所述第十四三极管的发射极连接，所述第二电流开关的漏极与所述第十一三极管的发射极连接，所述第三电流开关的漏极与所述第十一三极管的基极连接，所述第四电流开关的漏极与所述第八三极管的发射极连接，所述第五电流开关的漏极与所述第五三极管的发射极连接，所述第六电流开关的漏极与所述第五三极管的基极连接。
在上述的BiCMOS采样保持电路中，所述第一电容的另一端与所述第八三极管的基极连接，所述第二电容的另一端与所述第十四三极管的基极连接。
在上述的BiCMOS采样保持电路中，所述第三三级管的发射极通过一电阻与所述第一三极管的集电极连接，所述第四三级管的发射极通过一电阻与所述第二三极管的集电极连接，所述第一、第二三极管的发射极各连接一电阻后相连，并通过一电流源接地，所述第一至第三电流开关的源极相连后通过一电流源接地，所述第四至第六电流开关的源极相连后通过一电流源接地，所述第九、第十五三极管的发射极分别通过一电流源接地。
在上述的BiCMOS采样保持电路中，所述第一三极管的基极接收所述第一输入信号，所述第二三极管的基极接收所述第二输入信号，所述第九三极管的发射极输出所述第一输出信号，所述第十五三极管的发射极输出所述第二输出信号。
由于采用了上述的技术解决方案，本实用新型通过采用NMOS管形式的电流开关取代了传统的由三极管组成的双极型电流开关，只需对NMOS管的源极和漏极互换，即可在传输电流时实现双向传输，因此实现了较好的开关特性，从而提高了采样保持电路的速度；另外，为了在采样阶段到保持阶段的转换过程中，防止由于第五、第十一三极管的过快动作而对输出信号造成大的抖动，因此，本实用新型增设了第一、第二电容，以降低第五、第十一三极管的开启速度，并在保持阶段到采样阶段的转换过程中，降低了来自输入端的瞬态电流，同时，第一、第二电容还可以用来补偿输入信号馈通效应。
附图说明
图1是现有技术中射级跟随器开关采样保持放大电路的原理图；
图2是本实用新型一种BiCMOS采样保持电路的原理图；
图3是本实用新型一种BiCMOS采样保持电路的开关时序图。
具体实施方式
下面结合附图，对本实用新型的具体实施例进行详细说明。
如图2所示，本实用新型，即一种BiCMOS采样保持电路，它包括一输入缓冲级1、第一输出缓冲级2、第二输出缓冲级3、第一采样电容CH1、第二采样电容CH2、第一电容C1、第二电容C2以及第一至第六电流开关M1至M6，其中，第一至第六电流开关M1至M6均为NMOS管。
输入缓冲级1包括第一至第四三极管Q1至Q4，其中，第三三级管Q3的发射极通过一电阻R与第一三极管Q1的集电极连接，第四三级管Q4的发射极通过一电阻R与第二三极管Q2的集电极连接，第一三极管Q1的基极接收第一输入信号VIN1，第二三极管Q2的基极接收第二输入信号VIN2，第一三极管Q1和第二三极管Q2的发射极各连接一电阻R后相连，并通过一电流源Is接地，第三三极管Q3和第四三极管Q4的基极和集电极连接至一外部电源VCC。
第一输出缓冲级2包括第八三极管Q8和第九三极管Q9，其中，第八、第九三极管Q8、Q9的集电极连接至外部电源VCC，第八三极管Q8的基极与一第五三极管Q5的发射极连接，并通过第五三极管Q5的基极连接至第二三极管Q2的集电极，第八三极管Q8的发射极与第九三极管Q9的基极连接，第九三极管Q9的发射极输出第一输出信号Vo1，并通过一电流源Is接地，第五三极管Q5的集电极与外部电源VCC连接。
第二输出缓冲级3包括第十四三极管Q14和第十五三极管Q15，其中，第十四、第十五三极管Q14、Q15的集电极连接至外部电源VCC，第十四三极管Q14的基极与一第十一三极管Q11的发射极连接，并通过第十一三极管Q11的基极连接至第一三极管Q1的集电极，第十四三极管Q14的发射极与第十五三极管Q15的基极连接，第十五三极管Q15的发射极输出第二输出信号Vo2，并通过一电流源Is接地，第十一三极管Q11的集电极与外部电源VCC连接。
第一采样电容CH1的一端与第十四三极管Q14的基极连接，另一端与外部电源VCC连接；第二采样电容CH2的一端与第八三极管Q8的基极连接，另一端与外部电源VCC连接。
第一电容C1的一端与第一三极管Q1的集电极连接，另一端与第八三极管Q8的基极连接；第二电容C2的一端与第二三极管Q2的集电极连接，另一端与第十四三极管Q14的基极连接。
第一至第三电流开关M1至M3的源极相连后通过一电流源Is接地，第一、第二电流开关M1、M2的栅极相连，第一电流开关M1的漏极与第十四三极管Q14的发射极连接，第二电流开关M2的漏极与第十一三极管Q11的发射极连接，第三电流开关M3的漏极与第十一三极管Q11的基极连接；第四至第六电流开关M4至M6的源极相连后通过一电流源Is接地，第四、第五电流开关M4、M5的栅极相连，第四电流开关M4的漏极与第八三极管Q8的发射极连接，第五电流开关M5的漏极与第五三极管Q5的发射极连接，第六电流开关M6的漏极与第五三极管Q5的基极连接。
本实用新型中，第一、第二三极管Q1，Q2作为与输入信号相连的级联射级跟随器可以降低来自输入的瞬态电流；相连的第一、第二电流开关M1、M2和第四、第五电流开关M4、M5的栅极电压VT，同为采样时钟，第三电流开关M3和第六电流开关M6的栅极电压VH同为保持时钟，本实用新型工作在采样和保持阶段的时序图可如图3所示。
综上所述，本实用新型既具有双极型电路快速、输入失调电压低和大电流驱动能力的优点，又具备CMOS电路低功耗和高集成度的特性，从而能够满足高速高精度ADC芯片的工作需求，可以广泛应用于高速A/D转换器模块和IP核设计。
以上结合附图实施例对本实用新型进行了详细说明，本领域中普通技术人员可根据上述说明对本实用新型做出种种变化例。因而，实施例中的某些细节不应构成对本实用新型的限定，本实用新型将以所附权利要求书界定的范围作为本实用新型的保护范围。

Claims (6)

1.一种BiCMOS采样保持电路，它包括一用于接收第一、第二输入信号的输入缓冲级、分别与该输入缓冲级连接的并分别用于输出第一、第二输出信号的第一、第二输出缓冲级、并联连接在所述输入缓冲级与第二输出缓冲级之间的第一采样电容和第一至第三电流开关以及并联连接在所述输入缓冲级与第一输出缓冲级之间的第二采样电容和第四至第六电流开关，所述输入缓冲级包括串联的第一三极管和第三三极管以及串联的第二三极管和第四三极管，其中，所述第一三极管和第二三极管的发射极连接后接地，所述第三三极管和第四三极管的基极和集电极连接至一外部电源，其特征在于，所述第一至第六电流开关均为NMOS管，所述第一至第三电流开关的源极相连接地，且第一、第二电流开关的栅极相连，所述第四至第六电流开关的源极相连接地，且第四、第五电流开关的栅极相连。
2.根据权利要求1所述的BiCMOS采样保持电路，其特征在于，所述电路还包括第一、第二电容，所述第一电容的一端与所述第一三极管的集电极连接，另一端连接在所述第二采样电容和第一输出缓冲级之间，所述第二电容的一端与所述第二三极管的集电极连接，另一端连接在所述第一采样电容和第二输出缓冲级之间。
3.根据权利要求1或2所述的BiCMOS采样保持电路，其特征在于，
所述第一输出缓冲级包括第八三极管和第九三极管，所述第八、第九三极管的集电极连接至所述外部电源，所述第八三极管的基极与一第五三极管的发射极连接，并通过该第五三极管的基极连接至所述第二三极管的集电极，该第八三极管的发射极与所述第九三极管的基极连接，该第九三极管的发射极接地，且所述第五三极管的集电极与所述外部电源连接；
所述第二输出缓冲级包括第十四三极管和第十五三极管，所述第十四、第十五三极管的集电极连接至所述外部电源，所述第十四三极管的基极与一第十一三极管的发射极连接，并通过该第十一三极管的基极连接至所述第一三极管的集电极，该第十四三极管的发射极与所述第十五三极管的基极连接，该第十五三极管的发射极接地，且所述第十一三极管的集电极与所述外部电源连接；
所述第一采样电容的一端与所述第十四三极管的基极连接，另一端与所述外部电源连接；所述第二采样电容的一端与所述第八三极管的基极连接，另一端与所述外部电源连接；
所述第一电流开关的漏极与所述第十四三极管的发射极连接，所述第二电流开关的漏极与所述第十一三极管的发射极连接，所述第三电流开关的漏极与所述第十一三极管的基极连接，所述第四电流开关的漏极与所述第八三极管的发射极连接，所述第五电流开关的漏极与所述第五三极管的发射极连接，所述第六电流开关的漏极与所述第五三极管的基极连接。
4.根据权利要求3所述的BiCMOS采样保持电路，其特征在于，所述第一电容的另一端与所述第八三极管的基极连接，所述第二电容的另一端与所述第十四三极管的基极连接。
5.根据权利要求4所述的BiCMOS采样保持电路，其特征在于，所述第三三级管的发射极通过一电阻与所述第一三极管的集电极连接，所述第四三级管的发射极通过一电阻与所述第二三极管的集电极连接，所述第一、第二三极管的发射极各连接一电阻后相连，并通过一电流源接地，所述第一至第三电流开关的源极相连后通过一电流源接地，所述第四至第六电流开关的源极相连后通过一电流源接地，所述第九、第十五三极管的发射极分别通过一电流源接地。
6.根据权利要求5所述的BiCMOS采样保持电路，其特征在于，所述第一三极管的基极接收所述第一输入信号，所述第二三极管的基极接收所述第二输入信号，所述第九三极管的发射极输出所述第一输出信号，所述第十五三极管的发射极输出所述第二输出信号。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023124276A1 (zh) * 2021-12-30 2023-07-06 普源精电科技股份有限公司 缓冲电路和延时电路

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