CN201898513U - 一种带自诊断模式的高速光接收和发送装置 - Google Patents
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Abstract
本实用新型提供一种带自诊断模式的高速光接收和发送装置，其中，在接收装置中，SFI-S接收接口、前向纠错编码器和双偏振-正交相移键控预处理单元顺序连接，在SFI-S接收接口与前向纠错编码器之间设置有多路选择器，该多路选择器的输入端连接有带定位帧头的伪随机二进制序列发生器；在发送装置中，模数转换器采样ADC单元、解调信号处理单元、前向纠错解码器和SFI-S发送接口顺序连接，并且在SFI-S发送接口与前向纠错解码器之间设置有相应的多路选择器，该相应的多路选择器的输出端连接有带定位帧头的伪随机二进制序列接收器。本实用新型的自诊断方便、快速、准确，极大地方便了高速光收发器在研发、生产、现场运行中开局和维护阶段中的调测。
Description
技术领域
本实用新型涉及光传输通信领域，特别涉及一种带自诊断模式的高速光接收和发送装置。
背景技术
100Gb/s线路侧光收发器处理高速信号数据的发送和相干接收，在线路侧发送端，需要对信号进行FEC(Forward Error Correction，前向纠错)编码、DP(DualPolarization，双偏振)-QPSK(Quadriphase-shift Keying，正交相移键控)调制预处理、10到4映射、电到光的转换，在线路侧接收端，需要对信号进行光到电的转换、ADC(Analog-to-Digital Converter，模数转换器)采样、解调信号处理、FEC解码，以达到超长距离的无误码传送。
OIF(Optical Internetworking Forum，光互联论坛)标准组织基于100G愿景提出了线路侧光收发器的***参考模型，如图1所示。FEC编码101，设置在发射端，用于增加冗余信息对信号进行前向纠错编码；DP-QPSK预处理单元102，用于对FEC编码的数据进行处理，使之满足DP-QPSK调制的要求；10到4映射103，用于将10路数据按照一定规则映射到4路数据；电到光转换104，用于对映射后的4路数据分为2组，分别对每组中的2路信号做DP-QPSK光调制，形成两个正交偏振光，将两个偏振光合成后即可发射；光到电转换105，用于在光信号进入后，可分离成两个偏振光，利用光混频器将每个偏振光分解成两路I/Q信号，进一步利用平衡光电检测器进行光信号到电信号的转换；ADC采样106，用于利用4路ADC对4路模拟信号进行抽样和量化处理，完成模拟/数字变换；解调信号处理107，用于利用算法处理对光纤链路的线性串扰，例如CD(Chromatic dispersion色度色散)、PMD(PolarizationMode Dispersion偏振模色散)、光滤波等带来的串扰等，以及相偏、频偏进行补偿；FEC解码108，用于对解调信号处理后的软信息或者判决后的硬信息进行纠错解码。
由于光收发器处理的信号速率达到甚至超过100Gb/s，导致光收发器实现难度很大，难度主要体现在编解码以及解调信号处理功能实现的逻辑规模巨大、海量的接口速率，高速ADC的设计和集成。如此高难度的光收发器在设计开发、生产试用、实际现场应用时如何高效方便地测试，出现问题时如何快速自我诊断故障，是目前高速率光收发器产品化过程中亟待解决的问题。
发明内容
本实用新型的目的在于，提供一种带自诊断模式的高速光接收装置。
本实用新型的另一目的在于，提供一种带自诊断模式的高速光发送装置。
本实用新型的带自诊断模式的高速光发送装置，可扩展的串化/解串化器帧接口SFI-S接收接口、前向纠错FEC编码器和双偏振-正交相移键控DP-QPSK预处理单元顺序连接，其中，在所述SFI-S接收接口与前向纠错FEC编码器之间设置有多路选择器，该多路选择器的输入端连接有带定位帧头的伪随机二进制序列PRBS发生器。
其中，进一步包括随机存取存储器RAM和激励发送电路，该随机存取存储器RAM和激励发送电路顺序连接至设置在SFI-S接收接口与前向纠错FEC编码器之间的多路选择器的输入端；并且，在FEC编码器与所述DP-QPSK预处理单元之间设置有多路选择器，该多路选择器的输出端顺序连接有结果采集模块和随机存储器RAM。
其中，在FEC编码器与所述DP-QPSK预处理单元之间设置有多路选择器，该多路选择器的输入端连接有伪随机二进制序列PRBS发生器。
本实用新型的带自诊断模式的高速光接收装置，模数转换器采样ADC单元、解调信号处理单元、前向纠错FEC解码器和可扩展的串化/解串化器帧接口SFI-S发送接口顺序连接，其中，在所述SFI-S发送接口与前向纠错FEC解码器之间设置有相应的多路选择器，该相应的多路选择器的输出端连接有带定位帧头的伪随机二进制序列PRBS接收器。
其中，在ADC与解调信号处理单元之间进一步设置有多路选择器，并进一步包括随机存取存储器RAM和激励发送电路，该随机存取存储器RAM和激励发送电路顺序连接至设置在所述ADC与解调信号处理单元之间的多路选择器的输入端；并且，在解调信号处理单元与FEC解码器之间进一步设置有多路选择器，该多路选择器的输出端顺序连接有结果收集单元和随机存取存储器RAM。
其中，在FEC解码器与解调信号处理单元之间进一步设置有多路选择器，并进一步包括随机存取存储器RAM和激励发送电路，该随机存取存储器RAM和激励发送电路顺序连接至设置在FEC解码器与解调信号处理单元之间的多路选择器的输入端；并且，在FEC解码器与SFI-S发送接口之间设置的多路选择器的输出端顺序连接有结果收集单元和随机存取存储器RAM。
其中，在ADC与解调信号处理单元之间进一步设置有多路选择器，并进一步包括随机存取存储器RAM和采样点收集单元，该随机存取存储器RAM和采样点收集单元顺序连接至设置在所述ADC与解调信号处理单元之间的多路选择器的输出端。
本实用新型的带自诊断模式的高速光发送和接收装置，在发送端，可扩展的串化/解串化器帧接口SFI-S接收接口、前向纠错FEC编码器和双偏振-正交相移键控DP-QPSK预处理单元顺序连接，在接收端，模数转换器采样ADC单元、解调信号处理单元、前向纠错FEC解码器和可扩展的串化/解串化器帧接口SFI-S发送接口顺序连接，其中，在所述SFI-S接收接口与前向纠错FEC编码器之间设置有多路选择器，该多路选择器的输入端连接有带定位帧头的伪随机二进制序列PRBS发生器；在所述SFI-S发送接口与前向纠错FEC解码器之间设置有相应的多路选择器，该相应的多路选择器的输出端连接有带定位帧头的伪随机二进制序列PRBS接收器。
其中，进一步包括随机存取存储器RAM和激励发送电路，该随机存取存储器RAM和激励发送电路顺序连接至设置在SFI-S接收接口与前向纠错FEC编码器之间的多路选择器的输入端；并且，在FEC编码器与所述DP-QPSK预处理单元之间设置有多路选择器，该多路选择器的输出端顺序连接有结果采集模块和随机存储器RAM；或者，在ADC与解调信号处理单元之间进一步设置有多路选择器，并进一步包括随机存取存储器RAM和激励发送电路，该随机存取存储器RAM和激励发送电路顺序连接至设置在所述ADC与解调信号处理单元之间的多路选择器的输入端；并且，在解调信号处理单元与FEC解码器之间进一步设置有多路选择器，该多路选择器的输出端顺序连接有结果收集单元和随机存取存储器RAM；或者，在FEC解码器与解调信号处理单元之间进一步设置有多路选择器，并进一步包括随机存取存储器RAM和激励发送电路，该随机存取存储器RAM和激励发送电路顺序连接至设置在FEC解码器与解调信号处理单元之间的多路选择器的输入端；并且，在FEC解码器与SFI-S发送接口之间设置的多路选择器的输出端顺序连接有结果收集单元和随机存取存储器RAM。
其中，在FEC编码器与所述DP-QPSK预处理单元之间设置有多路选择器，该多路选择器的输入端连接有伪随机二进制序列PRBS发生器；并且，在ADC与解调信号处理单元之间进一步设置有多路选择器，并进一步包括随机存取存储器RAM和采样点收集单元，该随机存取存储器RAM和采样点收集单元顺序连接至设置在所述ADC与解调信号处理单元之间的多路选择器的输出端。
本实用新型的有益效果是：依照本实用新型的带自诊断模式的高速光接收和发送装置，与现有高速光收发器相比，采用的自诊断方法新颖，而且故障自诊断方便、快速、准确，极大地方便了高速光收发器在研发、生产、现场运行中开局和维护阶段中的调测，具有很高的实用价值。
附图说明
图1为现有的100G线路侧光收发器的原理结构示意图；
图2为本实用新型的自诊断模式的高速光收发器的原理结构示意图；
图3为本实用新型的编码、解调、解码模块的自诊断的原理结构示意图；
图4为本实用新型的其他模块的自诊断的原理结构示意图。
具体实施方式
以下，参考附图1～4详细描述本实用新型的带自诊断模式的高速光接收和发送装置。
如图2所示，本实用新型是在如图1所示的100G线路侧光收发器的基础上增加了带定位帧头的伪随机二进制序列(Pseudo-Random Binary Sequence，PRBS)发生器201、带定位帧头的PRBS接收器202，2选1选择器203和204。带定位帧头的PRBS发生器201和SFI-S(Scalable Serdes Framer Interface，可扩展的串化/解串化器帧接口)接收接口207连接到2选1选择器203的输入端，2选1选择器203的输出端连接到FEC编码205。带定位帧头的PRBS接收器202和SFI-S发送接口208连接到2选1选择器204的输出端，2选1选择器204的输入端连接到FEC解码206。正常模式时，2选1选择器203选择SFI-S接收接口207过来的数据，2选1选择器204选择向SFI-S发送接口208送数据。在自诊断模式下，2选1选择器203选择带定位帧头的PRBS发生器201送过来的数据，2选1选择器204选择向带定位帧头的PRBS接收器202送数据。其中，正常模式和自诊断模式由CPU配置模式寄存器进行切换。另外，FEC编解码处理过程中需要通过帧头来定位OTU4(Optical Transport Unit4光传输单元4)帧，所以带定位帧头的PRBS发生器201产生的数据是需要满足4行3824列的OTU4帧格式。数据帧除了定位帧头外，整个其他净荷数据满足PRBS伪随机序列规则。带定位帧头的PRBS接收器202通过帧头定位到OTU4帧后，提取净荷数据，对该数据与预期PRBS伪随机序列比对，统计误码个数。测试一段时间，如果出现的误码率超过该光收发器的规格上限数据，表示该光收发器的发送和接收链路存在问题，整个光收发器自诊断不通过。
另外，本实用新型可以进一步实现FEC编码模块自诊断。具体如图3所示，进一步设置有存放激励数据的RAM(Random-Access Memory，随机存取存储器)301、激励发送电路302、2选1选择器313和315、结果收集电路303、存放结果数据的RAM 304。
其中，SFI-S接收接口317和激励发送电路302都连接到2选1选择器313的输入接口，DP-QPSK预处理316和结果收集电路303连接到2选1选择器315的输出端。存放激励数据的RAM301和激励发送电路302连接，存放结果数据RAM304和结果收集电路303连接。在正常模式下，2选1选择器313选择SFI-S接收接口317过来的数据输入，2选1选择器315选择向DP-QPSK预处理316送出数据。在FEC编码自诊断模式下，2选1选择器313选择激励发送302过来的输入，2选1选择器315选择向结果收集电路303送出数据。将RAM中的结果数据并与预期数据做比对，如果被测模块的结果数据与预期数据比对存在不一致，则诊断为该功能模块存在问题。其中，正常模式和FEC编码自诊断模式由CPU配置模式寄存器进行切换。
另外，本实用新型可以进一步实现解调信号处理模块的自诊断。如图3所示，在图1的基础上增加存放激励数据的RAM1-RAM4 306、激励发送电路305、4个2选1选择器317和1个2选1选择器319、结果收集电路307、存放结果数据的RAM 308。4个ADC 324和激励发送电路305都分别连接到4个2选1选择器317的输入端，2选1选择器320和结果收集电路307连接到2选1选择器319的输出端。4个存放激励数据的RAM 306和激励发送电路305连接，存放结果数据RAM308和结果收集电路307连接。在正常模式下，4个2选1选择器317分别选择4个ADC 324过来的数据输入，2选1选择器319选择向2选1选择器320送出数据。在解调信号处理自诊断模式下，2选1选择器317选择激励发送305过来的输入，2选1选择器319选择向结果收集电路307送出数据。将RAM中的结果数据并与预期数据做比对，如果被测模块的结果数据与预期数据比对存在不一致，则诊断为该功能模块存在问题。其中，正常模式和解调信号处理自诊断模式由CPU配置模式寄存器进行切换。
进一步地，本实用新型可以进一步实现FEC解码处理模块的自诊断。如图3所示，在图1的基础上增加存放激励数据的RAM 310、激励发送电路309、2选1选择器320和322、结果收集电路311、存放结果数据的RAM 312。2选1选择器319和激励发送电路309都连接到2选1选择器320的输入接口，SFI-S发送接口323和结果收集电路311连接到2选1选择器322的输出端。存放激励数据的RAM310和激励发送电路309连接，存放结果数据RAM 312和结果收集电路311连接。在正常模式下，2选1选择器320选择2选1选择器319过来的数据输入，2选1选择器322选择向SFI-S发送接口323送出数据。在FEC解码自诊断模式下，2选1选择器320选择激励发送309过来的输入，2选1选择器322选择向结果收集电路311送出数据。将RAM中的结果数据并与预期数据做比对，如果被测模块的结果数据与预期数据比对存在不一致，则诊断为该功能模块存在问题。其中，正常模式和FEC解码自诊断模式由CPU配置模式寄存器进行切换。
另外，本实用新型还能实现其它模块(含DP-QPSK调制预处理、10到4映射、光电转换、ADC采样)做整体诊断的自诊断，如图4所示，在图1的基础上增加了PRBS发生器401，采样点收集单元402，4个存放样点的RAM403，2选1选择器408和406。FEC编码407和PRBS发生器401连接到2选1选择器408的输入端。解调信号处理404和采样点收集402连接到2选1选择器406的输出端，采样点收集单元402和4个存放样点的RAM 403连接。正常模式时，2选1选择器408选择FEC编码407过来的数据，2选1选择器406选择向解调信号处理404送数据。在其它模块自诊断模式下，2选1选择器408选择PRBS发生器401送过来的数据，2选1选择器406选择向采样点收集单元402送数据。CPU上的解调信号处理仿真软件程序对收集的采样数据进行解调，通过比较解调后的数据与PRBS的吻合程度得到误码数，如果出现误码率超过该光收发器的规格上限数据，则诊断该部分存在问题。正常模式和其它模块自诊断模式由CPU配置模式寄存器进行切换。
总之，上述存放激励数据的RAM 301、306、310的空间用来存放验证被测电路模块的激励数据。对于不同的被测功能模块，激励数据量不一样，需要的RAM空间大小也不一样。激励数据必须要带一个定位帧头，该帧头的作用主要是帮助结果收集模块能利用这个帧头定位到该激励数据的处理结果数据。
激励产生模块302、305、309，读取RAM中的激励数据，将激励数据的格式进行处理使之满足被测电路模块的输入接口要求，并送给被测电路模块。
结果收集模块303、307、311，按照被测电路模块的输出接口要求采集被测电路模块处理后的结果数据，并存放到RAM中。
存放结果数据的RAM304、308、312的空间用来存放被测电路模块的结果数据。对于不同的被测电路模块，处理后的结果数据量不一样，需要的RAM空间大小也不一样。
通用PRBS伪随机序列发生器401，按照通过PRBS伪随机序列产生规则生成数据流。
采样点收集单元402，用来收集四路ADC采样值数据，并存放到RAM中。
存放样点数据的RAM 403的空间存放每一路ADC采样值。
另外，上述多个2选1选择器(203、204、313、315、317、319、320、322、408、406)，提供给CPU模式配置寄存器，供CPU配置选择光收发器运行在正常模式还是自诊断模式下。本实用新型以2选1选择器为例进行说明，但是并不局限于2选1，可以为多选1，即多路选择器。
综上所述，依照本实用新型的带自诊断模式的高速光收发器，具有如下特点：
1)本光收发器自诊断操作条件简单，不需要外部接入仪表，只需要将收发两端利用短光纤环回起来，以及CPU软件的配合即可完成；
2)为了达到自诊断目的所增加的逻辑电路简单，不会给光收发器的造成较大的额外成本；
3)由于提供了模式选择功能，为了自诊断目的增加的电路模块在正常工作模式下不工作，所以对正常工作时功耗不会产生影响。
以上是为了使本领域普通技术人员理解本实用新型，而对本实用新型所进行的详细描述，但可以想到，在不脱离本实用新型的权利要求所涵盖的范围内还可以做出其它的变化和修改，这些变化和修改均在本实用新型的保护范围内。
Claims (10)
1.一种带自诊断模式的高速光发送装置，可扩展的串化/解串化器帧接口SFI-S接收接口、前向纠错FEC编码器和双偏振-正交相移键控DP-QPSK预处理单元顺序连接，其特征在于，
在所述SFI-S接收接口与前向纠错FEC编码器之间设置有多路选择器，该多路选择器的输入端连接有带定位帧头的伪随机二进制序列PRBS发生器。
2.如权利要求1所述的带自诊断模式的高速光发送装置，其特征在于，进一步包括随机存取存储器RAM和激励发送电路，该随机存取存储器RAM和激励发送电路顺序连接至设置在SFI-S接收接口与前向纠错FEC编码器之间的多路选择器的输入端；并且，在FEC编码器与所述DP-QPSK预处理单元之间设置有多路选择器，该多路选择器的输出端顺序连接有结果采集模块和随机存储器RAM。
3.如权利要求1所述的带自诊断模式的高速光发送装置，其特征在于，在FEC编码器与所述DP-QPSK预处理单元之间设置有多路选择器，该多路选择器的输入端连接有伪随机二进制序列PRBS发生器。
4.一种带自诊断模式的高速光接收装置，模数转换器采样ADC单元、解调信号处理单元、前向纠错FEC解码器和可扩展的串化/解串化器帧接口SFI-S发送接口顺序连接，其特征在于，
在所述SFI-S发送接口与前向纠错FEC解码器之间设置有相应的多路选择器，该相应的多路选择器的输出端连接有带定位帧头的伪随机二进制序列PRBS接收器。
5.如权利要求4所述的带自诊断模式的高速光接收装置，其特征在于，在ADC与解调信号处理单元之间进一步设置有多路选择器，并进一步包括随机存取存储器RAM和激励发送电路，该随机存取存储器RAM和激励发送电路顺序连接至设置在所述ADC与解调信号处理单元之间的多路选择器的输入端；并且，在解调信号处理单元与FEC解码器之间进一步设置有多路选择器，该多路选择器的输出端顺序连接有结果收集单元和随机存取存储器RAM。
6.如权利要求4所述的带自诊断模式的高速光接收装置，其特征在于，在FEC解码器与解调信号处理单元之间进一步设置有多路选择器，并进一步包括随机存取存储器RAM和激励发送电路，该随机存取存储器RAM和激励发送电路顺序连接至设置在FEC解码器与解调信号处理单元之间的多路选择器的输入端；并且，在FEC解码器与SFI-S发送接口之间设置的多路选择器的输出端顺序连接有结果收集单元和随机存取存储器RAM。
7.如权利要求4所述的带自诊断模式的高速光接收装置，其特征在于，在ADC与解调信号处理单元之间进一步设置有多路选择器，并进一步包括随机存取存储器RAM和采样点收集单元，该随机存取存储器RAM和采样点收集单元顺序连接至设置在所述ADC与解调信号处理单元之间的多路选择器的输出端。
8.一种带自诊断模式的高速光发送和接收装置，在发送端，可扩展的串化/解串化器帧接口SFI-S接收接口、前向纠错FEC编码器和双偏振-正交相移键控DP-QPSK预处理单元顺序连接，在接收端，模数转换器采样ADC单元、解调信号处理单元、前向纠错FEC解码器和可扩展的串化/解串化器帧接口SFI-S发送接口顺序连接，其特征在于，
在所述SFI-S接收接口与前向纠错FEC编码器之间设置有多路选择器，该多路选择器的输入端连接有带定位帧头的伪随机二进制序列PRBS发生器；
在所述SFI-S发送接口与前向纠错FEC解码器之间设置有相应的多路选择器，该相应的多路选择器的输出端连接有带定位帧头的伪随机二进制序列PRBS接收器。
9.如权利要求8所述的带自诊断模式的高速光发送和接收装置，其特征在于，进一步包括随机存取存储器RAM和激励发送电路，该随机存取存储器RAM和激励发送电路顺序连接至设置在SFI-S接收接口与前向纠错FEC编码器之间的多路选择器的输入端；并且，在FEC编码器与所述DP-QPSK预处理单元之间设置有多路选择器，该多路选择器的输出端顺序连接有结果采集模块和随机存储器RAM；
或者，在ADC与解调信号处理单元之间进一步设置有多路选择器，并进一步包括随机存取存储器RAM和激励发送电路，该随机存取存储器RAM和激励发送电路顺序连接至设置在所述ADC与解调信号处理单元之间的多路选择器的输入端；并且，在解调信号处理单元与FEC解码器之间进一步设置有多路选择器，该多路选择器的输出端顺序连接有结果收集单元和随机存取存储器RAM；
或者，在FEC解码器与解调信号处理单元之间进一步设置有多路选择器，并进一步包括随机存取存储器RAM和激励发送电路，该随机存取存储器RAM和激励发送电路顺序连接至设置在FEC解码器与解调信号处理单元之间的多路选择器的输入端；并且，在FEC解码器与SFI-S发送接口之间设置的多路选择器的输出端顺序连接有结果收集单元和随机存取存储器RAM。
10.如权利要求8所述的带自诊断模式的高速光发送和接收装置，其特征在于，在FEC编码器与所述DP-QPSK预处理单元之间设置有多路选择器，该多路选择器的输入端连接有伪随机二进制序列PRBS发生器；并且，在ADC与解调信号处理单元之间进一步设置有多路选择器，并进一步包括随机存取存储器RAM和采样点收集单元，该随机存取存储器RAM和采样点收集单元顺序连接至设置在所述ADC与解调信号处理单元之间的多路选择器的输出端。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20151112 Address after: 518057 Nanshan District Guangdong high tech Industrial Park, South Road, science and technology, ZTE building, Ministry of Justice Patentee after: ZTE Corporation Patentee after: SHENZHEN ZTE MICROELECTRONICS TECHNOLOGY CO., LTD. Address before: 518057 Nanshan District Guangdong high tech Industrial Park, South Road, science and technology, ZTE building, Ministry of Justice Patentee before: ZTE Corporation |
|
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20110713 |