CN201740952U - 画素阵列基板 - Google Patents

Abstract

本实用新型公开一种画素阵列基板，包含一基板具有一主动区以及一拟画素区，一第一周边区，位于主动区的第一边缘并与资料线平行，一第二周边区，位于主动区的与第一边缘垂直的第二边缘，一第三周边区，位于主动区的与第二边缘平行第三边缘，一第一修补线分为第一修补线段、第二修补线段和第三修补线段，第一修补线段分别和第二修补线段和第三修补线段电性连接，其中第一修补线段设置于第一周边区内，第二修补线段设置于拟画素区内，第三修补线段设置于第三周边区内。本实用新型可以大幅减少修补线段的长度进而降低修补线段的电阻值。

Description

画素阵列基板 

技术领域

本实用新型关于一种画素阵列基板的结构，特别是关于一种将修补线设置于拟画素区的画素阵列基板的结构。 

背景技术

近年来，液晶显示器系广泛地应用于液晶荧幕以及液晶电视等产品，并且朝着大尺寸的趋势发展。然而，大尺寸液晶显示器需要长度较长的线路，例如扫描线以及资料线，来驱动各个画素单元的薄膜电晶体。因此，在制造过程中容易于主要线路中形成断线缺陷。 

在面板的生产过程中，画素常易受到制程污染或是静电破坏，造成线缺陷(line defect)与点缺陷(pixel defect)，所谓的线缺陷意指某信号线断路，而点缺陷则意指因薄膜电晶体异常的短路或断路所造成的画素缺陷。 

一般来说，为了修补线缺陷，会在制作基板时在基板上预先设计修补线，修补线的位置通常在基板的周边电路区域，当发现资料线产生断路时，则可以使用激光光束将断路的资料线与修补线熔接在一起，使得资料线可通过修补线重新导通，资料信号也因而能传送到所有与此资料线相连的画素的源极电极。 

然而，当面板不断地朝向大尺寸发展时，修补线的走线路径将随之增加。当修补线的长度增加时，控制信号传输于修补线上的电阻也随之增加。因此对于大尺寸的液晶显示面板，如何能改善传输于修补线上的信号衰减并维持液晶显示装置的制造成本便是目前面板产业即需解决的课题 

发明内容

由于上述现有技术存在的问题，本实用新型提供了一种画素阵列基板的结构，其可降低位于画素阵列基板上的修补线的总电阻值。 

本实用新型的一较佳实施例提出一种画素阵列基板，包含一基板，其上定义有一主动区以及一拟画素区，其中拟画素区至少位于主动区的一侧并与主动区邻接，多条资料线，设置于基板的主动区，且各条资料线分别延伸至拟画素区，多条扫描线，设置于基板的主动区，且各条扫描线与各条资料线彼此交错而于主动区内定义出多个画素，多个画素电极，分别设置于基板的主动区的各个画素内，一第一周边区，位于主动区的一第一边缘并与每一条资料线平行，一第二周边区，位于主动区的一第二边缘，其中第二边缘与第一边缘垂直，且部分的第二周边区与拟画素区重迭，一第三周边区，位于主动区的一第三边缘，其中第三边缘与第二边缘平行。画素阵列基板另包含一第一修补线，包含至少一第一修补线段，位于第一周边区内，一第二修补线段，位于拟画素区内，且第二修补线段与第一修补线段电性连接以及一第三修补线段，位于第三周边区内，且第三修补线段与第一修补线段电性连接。画素阵列基板另包含一第二修补线，包含一第四修补线段，位于第二周边区内，第四修补线段与源极驱动晶片部分重迭，一第五修补线段，位于第二周边区的电路板上以及一第六修补线段，由第一周边区延伸至第二周边区并且电性连接第五修补线段与第一修补线段。 

根据本实用新型的另一较佳实施例，当一资料线发生缺陷时，电性连接第二修补线段与资料线的一第一端，以及电性连接第三修补线段与资料线的一第二端。 

根据本实用新型的另一较佳实施例，当一资料线发生缺陷时，电性连接 第四修补线段和第五修补线段、电性连接第四修补线段与资料线的一第一端，以及电性连接第三修补线段与资料线的一第二端。 

在本实用新型中，特别将部分的修补线放置于拟画素区，如此可缩短修补线的长度，再者，由于拟画素区无显示功能，因此修补线放置在拟画素区不会影响后续形成的面板的开口率，也可以减少周边区的面积。 

附图说明

图1为根据本实用新型的第一较佳实施例绘示的画素阵列基板。 

图2为图1中的画素的放大示意图。 

图3为图2中的拟画素的放大示意图。 

图4为根据本实用新型的第二较佳实施例绘示的画素阵列基板。 

图5为根据本实用新型的第三较佳实施例绘示的画素阵列基板。 

图6为根据本实用新型的第四较佳实施例绘示的画素阵列基板。 

图7为根据本实用新型的第五较佳实施例所绘示的修补画素阵列基板的方法。 

图8为根据本实用新型的第六较佳实施例所绘示的修补画素阵列基板的方法。 

图中 

10、100、    画素阵列基板        12        基板 

200、300、 

400、500 

14           主动区              16        拟画素区 

18           资料线              18’      断线的资料线 

20            扫描线        22        画素 

24            拟画素        26        薄膜电晶体 

28            画素电极      30        共通线 

32            第一周边区    34        第一边缘 

36            第二周边区    38        第二边缘 

40            第三周边区    42        第三边缘 

44            闸极驱动晶片  46        源极驱动晶片 

48            可挠性基板    50        电路板 

52、152       第一修补线    54、154   第一修补线段 

56、156       第二修补线段  58、158   第三修补线段 

62、162       第二修补线    64、164   第四修补线段 

66、166       第五修补线段  68、168   第六修补线段 

70、72、170、 连接点 

172、270、 

272 

具体实施方式

在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利亚球书并不以名称的差异来作为区别元件的方式，而是以元件在功能上的差异来作为区别的基准。在通篇说明书及权利要求书当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「电性连接」一词在此包含任何直接及间接的电气连接手段。 因此，若文中描述一第一装置电性连接于一第二装置，则代表该第一装置可直接连接于该第二装置，或通过其他装置或连接手段间接地连接至该第二装置。在下文的各实施例，对于相同元件使用相同元件标注。另外，需注意的是图式仅以说明为目的，并未依照原尺寸作图。 

图1为根据本实用新型的第一较佳实施例绘示的画素阵列基板。图2为图1中的画素的放大示意图。图3为图1中的拟画素的放大示意图。 

如图1所示，一画素阵列基板10包含一基板12其上定义有一主动区14以及一拟画素区(dummy pixel region)16，其中拟画素区16至少位于主动区14的一侧并与主动区14邻接。多条资料线18和多条扫描线20彼此交错排列于画素阵列基板10上并且在主动区14内定义出多个画素22且在拟画素区16中定义出多个拟画素24。图2和图3详细地绘示出画素和拟画素的差异，如图2所示，画素22中具有资料线18、扫描线20、薄膜电晶体26、画素电极28和共通线30，如图3所示，拟画素24内有资料线18、扫描线20、薄膜电晶体26，而没有画素电极28和共通线30，因此，画素22具有显示图像的功用，而拟画素24则没有显示图像的功能，由于拟画素24没有显像功能，因此，在本实用新型中将修补线设置于拟画素24中，例如图2中的修补线56，详细的修补线走线方式，将于后文详述。此外，拟画素的主要功用在于平衡位在主动区14边缘的画素的电阻和电容值，使得在主动区14中的各个画素的电阻和电容值大致上相同。 

此外，一第一周边区32，位于主动区14的一第一边缘34并与资料线18平行，一第二周边区36，位于主动区14的一第二边缘38，其中第二边缘38与第一边缘34垂直，并且第二周边区36和拟画素区16部分重迭， 一第三周边区40，位于主动区14的一第三边缘42，其中第三边缘42与第二边缘38平行。在本实施例中，前述的第一周边区32、第二周边区36、第三周边区40所涵盖的范围包含了主动区14***的基板12以及不在基板12上的部分。根据本实用新型的一较佳实施例，画素阵列基板10具有两个第一周边区32分别位于主动区14的相对两侧，其中的一个第一周边区32上会设置至少一闸极驱动晶片44，用来输入信号至扫描线20。再者，画素阵列基板10另包含至少一源极驱动晶片46、一可挠性基板48以及一电路板50设置于第二周边区36内，源极驱动晶片46设置于可挠性基板48上，并与可挠性基板48共同形成一个组合元件，可挠性基板48的一侧与电路板50接合，另一侧与基板12接合，而源极驱动晶片46可经由可挠性基板48与电路板50电性连接，此外可挠性基板48和源极驱动晶片46所构成的组合元件，可以为单个或是多个，分别排列在第二边缘38外。 

另外，画素阵列基板10上另设有一第一修补线52，第一修补线52分为至少一第一修补线段54，一第二修补线段56和一第三修补线段58，其中第二修补线段56与第一修补线段54电性连接而第三修补线段58与第一修补线段54电性连接。第一修补线段54可以选择性地设置于有闸极驱动晶片44的第一周边区32内或是没有闸极驱动晶片44的第一周边区32内，在图1中以第一修补线段54设置于有闸极驱动晶片44的第一周边区32内为例，第一修补线段54可以为多数条导电线，并且各条导电线藉由闸极驱动晶片44之内的电路彼此电性连接。第二修补线段56位于拟画素区16内并且选择性地至少与一条资料线18重迭，视不同的产品设计，第二修补线段56可以有不同的长度，举例而言，第二修补线56可以横跨整个拟画 素区16而且选择性地与所有的资料线18重迭，也可以横跨部分拟画素区16而且选择性地与部分的资料线18重迭。第三修补线段58位于第三周边区40内并且选择性地至少与一条资料线18重迭，第三修补线段58也可以有不同的长度，在图1中所绘示的是以第二修补线56横跨部分拟画素区16且第三修补线段58横跨大部分的第三周边区40。另外，第一修补线52可修补一条断线的资料线，其修补方式将于后文详述。 

图4为根据本实用新型的第二较佳实施例绘示的画素阵列基板。如图4所示，画素阵列基板100上设置有一第一修补线152，第一修补线152同样具有第一修补线段154，一第二修补线段156和一第三修补线段158，不同于第一较佳实施例的作法，第二较佳实施例中的第一修补线段154设置于没有闸极驱动晶片44的第一周边区32内，并且第一修补线段154为单条连续导电线，其余元件位置及功能大致与第一较佳实施例中的相同，在此不再赘述。 

图5为根据本实用新型的第三较佳实施例绘示的画素阵列基板，其中具有相同功能的元件将以相同的符号标示。第三较佳实施例为第一较佳实施例的变化型，第三较佳实施例和第一较佳实施例的相异之处在于第三实施例中的画素阵列基板200较第一较佳实施例的画素阵列基板10多了一条第二修补线62，其余元件位置及功能大致与第一较佳实施例中的相同，在此不再赘述。如图5所示，画素阵列基板200另包含一第二修补线62，第二修补线62包含一第四修补线段64、一第五修补线段66和一第六修补线段68，第四修补线段64设置于第二周边区36内，由基板12延伸至可挠性基板48和源极驱动晶片46，并且部分的第四修补线段64连接可挠性基板 48而且选择性地与源极驱动晶片46电连接，第五修补线段66设置于第二周边区36内的电路板50，并且第五修补线段66和第四修补线64段电性连接，第六修补线段68系由第一周边区32延伸至第二周边区36中的电路板50，并且第六补线段68的两端分别电性连接第五修补线段66与第一修补线段54。在本实施例中，第四修补线段64较佳设置于第二周边区36中对应第二边缘38的中间部分，而且第四修补线段64可以为多数条，分别位于不同的可挠性基板48和源极驱动晶片46所构成的组合元件上，而第一修补线52中的第二修补线段56较佳设置于对应于第二边缘38的末端处的拟画素区16，并且第二修补线段56和第四修补线段64不重迭。如此配置特别适合用于大尺寸的基板，其可以避免第二修补线段56横跨过多的资料线18，造成寄生电容过高的情形。另外，第一修补线52和第二修补线62彼此电性连接，因此用于修补一条断线的资料线18，举例而言，若是断线的资料线18的末端位于第二边缘38的中间部分，则利用第二修补线62结合第一修补线52中的第一修补线段54和第三修补线段58来修补；若是断线的资料线18的末端位于第二边缘38靠近末端的部分，则利用第一修补线来52修补，其修补方式将于后文详述。 

图6为根据本实用新型的第四较佳实施例绘示的画素阵列基板，第四较佳实施例为第二较佳实施例和第三实施例的综合变化型，第四实施例中的画素阵列基板300较第二较佳实施例的画素阵列基板100多了一条第二修补线162，而第四较佳实施例中的第二修补线162的相对位置和第三实施例的第二修补线62大致相同，其余元件的位置，已在前文实施例中叙述，在此不再赘述，如图6所示，第二修补线162包含一第四修补线段164、 一第五修补线段166和一第六修补线段168，第六修补线段168连接位于没有闸极驱动晶片44的第一周边区32内之第一修补线段154和第五修补线段166。 

虽然上述四个实施例中仅说明了修补单条断线的资料线的画素阵列基板结构，但第一、二、三和四实施例可以相互结合，使得可修补的资料线数目增加。 

图7为根据本实用新型的第五较佳实施例所绘示的修补画素阵列基板的方法，其中具有相同功能的元件将以相同的符号标示，为使图示简单明了，在图7中省略主动区中功能正常的资料线、扫描线、薄膜电晶体、画素电极和共通线，仅绘示断线的资料线。如图7所示，一画素阵列基板400同时具有二条第一修补线52、152，详细来说，第五较佳实施例的画素阵列基板400是由第一实施例和第二实施例结合而来，详细的第一修补线52、152的位置，请参阅图1和图4及其前文叙述，本实施中的第一修补线52通过具有闸极驱动晶片44的第一周边区32，第一修补线152通过没有闸极驱动晶片44的第一周边区32，第一修补线52、152分别可修补一条断线的资料线18’，此外，第一修补线52负责修补靠近闸极驱动晶片44的断线的资料线18’，而第一修补线152负责修补远离闸极驱动晶片44的断线的资料线18’。举例而言，当远离闸极驱动晶片44的一资料线18’发生断线时，电性连接资料线18’的一端和第二修补线段156，以及电性连接资料线18’的另一端和第三修补线段158，若是第二修补线段156与断线的资料线18’部分重迭，且第三修补线段158与断线的资料线18’部分重迭时，可利用激光光束熔接断线的资料线18’的一端和第二修补线段156， 以及熔接断线的资料线18’的另一端和第三修补线段158以形成连接点70、72。若是第二修补线段156和第三修补线段158不重迭，则可使用激光化学气相沉积制程(1aser CVD)，形成一连接线(图未示)连接资料线18’的一端和第二修补线段154，以及形成另一连接线连接资料线18’的另一端和第三修补线段158。 

图8为根据本实用新型的第六较佳实施例所绘示的修补画素阵列基板的方法，其中具有相同功能的元件将以相同的符号标示，为使图示简单明了，在图8中省略主动区中功能正常的资料线、扫描线、薄膜电晶体、画素电极和共通线，仅绘示断线的资料线。如图8所示，一画素阵列基板500同时具有两条第一修补线52、152和两条第二修补线62、162，详细来说，第五较佳实施例的画素阵列基板是由第三实施例和第四实施例结合而来，而关于第一修补线52、152和第二修补线62、162的详细位置，请参阅图1、4、5、6。如图8所示，画素阵列基板500具有两条第一修补线52、152，其中一条第一修补线52通过具有闸极驱动晶片44的第一周边区32，另一条第一修补线152通过没有闸极驱动晶片44的第一周边区32，另外画素阵列基板500亦具有两条第二修补线62、162，一条第二修补线62与第一修补线52电性连接，另一条第二修补线162与第一修补线152电性连接，在本实施例中画素阵列基板500可同时修补两条断线的资料线18’，若是断线的资料线18’的末端位于第二边缘38的一端附近，则可选择使用两条第一修补线52、152的其中一条来进行修补，若是断线的资料线18’的末端位于第二边缘38中间部分，则利用两条第二修补线62、162的其中一条并配合部分之第一修补线52、152来修补，举例而言，如图8所示，当 末端位于第二边缘38的一端且靠近闸极驱动晶片44的一资料线18’发生断线时，采用第一修补线52修补，例如利用激光光束熔接法或是激光化学气相沉积制程，电性连接资料线18’的一端和第一修补线52中的第二修补线段56以及电性连接资料线18的另一端和第一修补线52中的第三修补线段58，以形成连接点170、172，当末端在第二边缘38的中间部分的资料线18’也发生断线时，则必须使用第二修补线62、162进行修补，由于第一修补线52已被前述末端位于第二边缘38的一端之资料线18’使用，且第一修补线52和第二修补线62电性连接，因此资料线18’必须使用第一修补线152和第二修补线162进行修补，其修补方式可利用激光光束熔接法或是激光化学气相沉积制程，电性连接资料线18’的一端和第四修补线段164以及资料线18’的另一端和第三修补线段158，以形成连接点270、272。 

综上而言，本实用新型将修补线段设置于拟画素区，因此修补线段不需走线至可挠性基板和源极驱动晶片，可以大幅减少修补线段的长度进而降低修补线段的电阻值。此外，对于大尺寸的基板，对于修补位于基板中间的资料线的修补线段，其可采用走线至可挠性基板和源极驱动晶片的方式，而修补位于基板两边的资料线的修补线段，则可选择走线至拟画素区的方式。 

以上所述仅为本实用新型较佳实施例，凡依本实用新型权利要求范围所做的均等变化与修饰，皆应属本实用新型的涵盖范围。 

Claims (6)

1.一种画素阵列基板，其特征在于：包含：

一基板，其上定义有一主动区以及一拟画素区，其中该拟画素区至少位于该主动区的一侧并与该主动区邻接；

多条资料线，设置于所述基板的主动区和拟画素区；

多条扫描线，设置于所述基板的主动区和拟画素区，且该些扫描线与所述资料线彼此交错而在所述主动区内定义出多个画素；

多个画素电极，分别设置于所述基板的主动区的各该画素内；

一第一周边区，位于所述主动区的一第一边缘并与该些资料线平行；

一第二周边区，位于所述主动区的一第二边缘，其中该第二边缘与所述第一边缘垂直，且部分该第二周边区与所述拟画素区重迭；

一第三周边区，位于所述主动区的一第三边缘，其中该第三边缘与所述第二边缘平行；

一第一修补线，包含：

至少一第一修补线段，位于所述第一周边区内；

一第二修补线段，位于所述拟画素区内，且该第二修补线段与所述第一修补线段电性连接；以及

一第三修补线段，位于所述第三周边区内，且该第三修补线段与所述第一修补线段电性连接。

2.如权利要求1所述的画素阵列基板，其特征在于：所述第二修补线段与至少一所述资料线部分重迭，且所述第三修补线段与至少一所述资料线部分重迭。

3.如权利要求1所述的画素阵列基板，其特征在于：另包含至少一闸极驱动晶片，设置于所述第一周边区内。

4.如权利要求3所述的画素阵列基板，其特征在于：所述第一修补线段包含多条第一修补线段，且该些第一修补线段通过所述闸极驱动晶片电性连接。

5.如权利要求1所述的画素阵列基板，其特征在于：另包含有至少一源极驱动晶片以及一电路板，设置于该第二周边区内，其中该源极驱动晶片与该电路板电性连接。

6.如权利要求5所述的画素阵列基板，其特征在于：另包含：

一第二修补线，包含：

一第四修补线段，位于所述第二周边区内，该第四修补线段与所

述源极驱动晶片部分重迭；

一第五修补线段，位于所述第二周边区的电路板上；以及

一第六修补线段，由所述第一周边区延伸至所述第二周边区并且电性连接所述第五修补线段与第一修补线段。

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