CN201293939Y - 一种高速数据采集*** - Google Patents
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Abstract
本实用新型公开了一种高速数据采集***，所述数据采集***包括依次电连接，并进行数据交互的模数转换单元、逻辑控制单元、高速接口单元和上位机，所述模数转换单元将采集到的模拟信号转换为数字信号，并将数字信号传输给逻辑控制单元处理，处理后传输到高速接口单元，经高速接口单元对数据格式进行规范后，最终被传送到上位机，最终完成了高速的数据采集。
Description
【技术领域】
本实用新型涉及一种高速数据采集***，尤其涉及一种基于USB的高速数据采集***。
【背景技术】
在现代工业生产和科学研究中经常要对数据进行采集，较常见的数据采集***与主机的通讯接口为PCI总线、ISA总线或者是RS-232C串行总线。PCI总线虽然具有较高的传输速度，并支持“即插即用”功能，但是插拔麻烦，且扩展槽有限，ISA总线也存在同样的问题。RS-232C串行总线虽然连结简单，但传输速度慢难以适应高速数据传输的要求，而且主机的串口数目有限。而在具体的生产和研究中确需要将单位时间内采集到的海量数据在规定的时间内传递到PC机，采用上述的模式就很难完成任务。而且传统的数据采集***，通常采用单片机或者DSP作为主要的控制模块，控制ADC、存储器和其他***电路的工作。但由于单片机时钟频率较低且需用软件实现数据采集，使得软件运行时间在整个采样时间中占很大的比例，这使得采集速度和效率降低，这严重地影响了整个采集***速度的提高。
【实用新型内容】
本实用新型解决的技术问题为提供一种采集速度高的数据采集***。
为了解决上述问题，本实用新型采用的技术方案为：
一种高速数据采集***，其中，所述***包括：
模数转换单元，获取模拟信号，并将模拟信号转换为数字信号，同时将数字信号传递给逻辑控制单元，并接收逻辑控制单元发出的控制信号；
逻辑控制单元，与模数转换单元相连并进行数据交互，对数字信号进行处理，并将数字信号传递给高速接口单元，同时逻辑控制单元发出控制信号，所述逻辑控制单元接收经高速接口单元反转化格式的处理信号；
高速接口单元，与逻辑控制单元相连并进行数据交互，接收逻辑控制单元处理后的数字信号，并将数字信号转化格式后，传递给上位机，所述高数接口单元还接收上位机发出的处理信号，并将信号反转化格式后传递给逻辑控制单元。
上位机，与所述高速接口单元连接并进行数据交互，接收高速接口单元转化格式后的数字信号，并发出处理信号。
采用这样的结构后，所述模数转换单元实现将采集到的模拟信号转化为数字信号，并将所述数字信号传递给逻辑控制单元处理，处理后的数字信号通过高速接口单元转换为上位机能够识别的模式，最终由上位机接收采集的数据信息，从而实现了高速的数据采集。
【附图说明】
图1为本实用新型一种高速数据采集***的第一实施例的逻辑结构图；
图2为高速接口单元的一种实施方式的结构图；
图3为模数转换单元的一种实施方式的结构图；
图4为本实用新型一种高速数据采集***的第二实施例的逻辑结构图；
图5为第二实施例中电压输出单元的一种实施方式；
图6为本实用新型一种高速数据采集***的第三实施例的逻辑结构图；
图7为第三实施例中波形输出单元的一种实施方式；
图8为本实用新型一种高速数据采集***的第四实施例的逻辑机构图。
【具体实施方式】
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
本实用新型所涉及的一种高速数据采集***，包括模数转换单元100、逻辑控制单元200、高速接口单元300和上位机400，首先所述模数转换单元100实现将采集到的模拟信号转化为数字信号，并将所述数字信号传递给逻辑控制单元200处理，处理后的数字信号通过高速接口单元300转换为上位机400能够识别的模式，最终由上位机400接收采集的数据信息，从而实现了高速的数据采集。
图1示出了本实用新型高速数据采集***的第一实施例的结构，该***包括模数转换单元100、逻辑控制单元200、高速接口单元300和上位机400。应当说明的是，本实用新型所有图示中各设备单元之间的连接关系是为了清楚阐释其信息交互及控制过程的需要，因此应当视为逻辑上的连接关系，而不应仅限于物理连接。另外需要说明的是，各功能模块之间的通信方式可以采取多种，本实用新型的保护范围不应限定为某种特定类型的通信方式。其中，
(1)模数转换单元100采集模拟信号，并将模拟信号转化为数字信号，并将所述数字信号传递给逻辑控制单元200，同时所述模数转换单元100接收逻辑控制单元200的控制信号，并根据控制信号来调整模数转换单元100的工作模式，具体的工作模式将在下面的模数转换单元100的具体实施方式中描述。
(2)逻辑控制单元200与高速接口单元300相连并进行数据交互，所述逻辑控制单元200首先接收数字信号，并对数字信号进行处理，具体的，所述处理包括对数据进行辨别是地址信息还是数据信息，然后进行译码并把数据写入到相应的地址所指定的寄存器，处理后，将数字信号传递给高速接口单元；同时逻辑控制单元200发出控制信号，所述控制信号控制模数转换单元100的具体工作情况，比如说采样率的大小和采样的开关等，同时所述逻辑控制单元200还接收高速接口单元300从上位机400处而来的处理信号，并根据所述处理信号来发送控制信号，所述逻辑控制单元200优选为易于编程、升级和维护的FPGA，所述FPGA内部的控制模块和基本编程方法为本领域公知技术，在此就不做赘述。
(3)高速接口单元300与上位机400相连并进行数据交互，所述高速接口单元300起到一个翻译的作用，具体的，所述高速接口单元300接收逻辑控制单元200处理后的数字信号，并将所述数字信号转化为可供上位机400识别的相应格式的数字信号，并将相应格式的数字信号传递给上位机400，同时所述高速接口单元300还将所述上位机400的处理信号转换格式后，反馈给逻辑控制单元200，所述高速接口单元300优选为USB接口芯片，更具体采用采用CYPRESS公司的CY7C68013芯片。
(4)所述上位机400接收高速接口单元300传递过来的满足格式要求的数字信号，完成数据采集；同时上位机400对采集到的数据分析处理后，其会对一些采集的具体情况进行调整，此时上位机400发出处理信号给高速接口单元300，最终将处理信号传递给FPGA，所述上位机400为本领域常用的PC机。
图2示出了本实用新型中高速接口单元300的一种实施方式，所述USB接口芯片采用FIFO模式，即先入先出模式，由于FPGA接收由模数转换单元传递的数字信号采用的是实时处理模式，而USB接口芯片与PC机的数据传输是双向的，所以USB接口芯片不能确保向PC机的数据传输的实时性，故先将数据保存在FIFO存储器310中，并选择合适时机传输到PC机，所述合适是指双向数据传输不发生冲突。
图3示出了模数转换单元100的一种具体实施方式的结构及其与逻辑控制单元FPGA的连接关系，所述模数转换单元包括通道选择电路110、可编程放大电路120和ADC电路130，具体的，所述通道选择电路110与多路模拟端(图中未示出)连接，从而采集模拟信号，并将模拟信号传递给可编程放大电路120，在本实施例中所述通道选择电路110为由模拟开关构成的16路通道选择电路；可编程放大电路120对模拟信号进行放大，并将放大后的模拟信号传递给ADC电路130，所述可编程放大电路120在本实施例中采用PGIA可编程放大器；所述ADC电路130将模拟信号转换为数字信号，并将数字信号传递给逻辑控制单元FPGA。所述逻辑控制单元FPGA与所述通道选择电路110的控制端相连，从而决定具体是选择哪条通道作为输入通道，所述逻辑控制单元FPGA与所述可编程放大电路120的控制端相连，从而对可编程放大电路120的放大倍数进行调控，所述逻辑控制单元FPGA与ADC电路130的控制端相连，从而控制所述ADC电路130的通断和采样率的大小。
图4示出了本实用新型一种高速数据采集***第二实施例的逻辑结构图，所述高速数据采集***还包括电压输出单元500，所述电压输出单元500与逻辑控制单元200电连接，接收逻辑控制单元200的控制信号，并输出一定的电压以供在数据采集的过程中或其它模块使用，具体的，如图5所示，所述电压输出单元500包括第一DAC芯片520，在本实施例中，所述第一DAC芯片520采用12位分辨率的DAC芯片，转换速度快，该DAC建立时间只需要10us，所述第一DAC芯片实现静态电压信号的输出，其输出的电压为10V，为了让电压输出单元500能够输出范围更大的输出电压，从而适应更广泛的情况，所述电压输出单元500还包括与所述第一DAC芯片520电连接的放大器510，所述放大器510可以采用为本领域常用的放大手段，比如三极管电路，在具体实施时，还可以通过设定或选取第一DAC芯片520而达到同时实现4路或多路静态电压的输出，从而满足了可以同时输出大范围高精度静态电压的需求。
图6示出了本实用新型一种高速数据采集***的第三实施例的逻辑结构图，所述高速数据采集***还包括波形输出单元600，所述波形输出单元600与逻辑控制单元200电连接，所述波形输出单元600接收逻辑控制单元200的控制信号，并实现调频、调相和调幅的操作，从而输出正弦波、方波、三角波等波形，具体根据所需输出的波形特点来选取具体的操作步骤，在此不做赘述，通过调整其内部寄存器的设置，其输出频率可达60MHZ，从而可以输出高精度高频率可灵活应用的波形信号。如图7所示，所述波形输出单元600包括DDS芯片620，所述DDS芯片620能够实现调频和调相的功能，所述调幅的功能是通过调幅电路610来实现，所述调幅电路610的一种实施方式为，所述调幅电路610采用一块DAC芯片，此处称为第二DAC芯片，所述第二DAC芯片的输入端与DDS芯片的输出端电连接，而第二DAC芯片的8位转换数据由上位机进行控制，具体也是通过USB接口单元和FPGA来实现控制的传输，输出电压＝(参考电压/2的8次方)*8位转换数据，从而控制DDS芯片620的输出幅度。
图8示出了本实用新型一种高速数据采集***的第四实施例的逻辑结构图，所述高速数据采集***还包括IO口电路700，所述IO口电路700包括CPLD，从而实现了64路具有三态输出和输入的数字IO口，从而在无需再外扩芯片的条件下，提供了大量IO口，从而满足了各种需要IO口的应用。
以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型由所提交的权利要求书确定的专利保护范围。
Claims (10)
1、一种高速数据采集***，其特征在于，所述***包括：
模数转换单元，获取模拟信号，并将模拟信号转换为数字信号，同时将数字信号传递给逻辑控制单元，并接收逻辑控制单元发出的控制信号；
逻辑控制单元，与模数转换单元相连并进行数据交互，对数字信号进行处理，并将数字信号传递给高速接口单元，同时逻辑控制单元发出控制信号，所述逻辑控制单元接收经高速接口单元反转化格式的处理信号；
高速接口单元，与逻辑控制单元相连并进行数据交互，接收逻辑控制单元处理后的数字信号，并将数字信号转化格式后，传递给上位机，所述高数接口单元还接收上位机发出的处理信号，并将信号反转化格式后传递给逻辑控制单元；
上位机，与所述高速接口单元连接并进行数据交互，接收高速接口单元转化格式后的数字信号，并发出处理信号。
2、如权利要求1所述的高速数据采集***，其特征在于，所述高速接口单元还包括FIFO存储器，所述FIFO存储器存储逻辑控制单元传递过来的数字信号，并选择合适时机传递给上位机。
3、如权利要求1所述的高速数据采集***，其特征在于，所述模数转换单元包括：
通道选择电路，与多路模拟端相连，从而采集模拟信号，并将模拟信号传递给可编程放大电路；
可编程放大电路，与通道选择电路相连，接收模拟信号并将模拟信号进行放大，并将放大后的模拟信号传递给ADC电路；
ADC电路，与可编程放大电路相连，将放大后的模拟信号转化为数字信号，并将数字信号传递给逻辑控制单元。
4、如权利要求3所述的高速数据采集***，其特征在于，所述通道选择电路、可编程放大电路和ADC电路的控制端均与逻辑控制单元相连。
5、如权利要求1所述的高速数据采集***，其特征在于，所述***还包括与逻辑控制单元电连接的电压输出单元，所述电压输出单元接收逻辑控制单元的控制信号，并输出相应的电压。
6、如权利要求5所述的高速数据采集***，其特征在于，所述电压输出单元包括第一DAC芯片和与第一DAC芯片电连接的放大器。
7、如权利要求1所述的高速数据采集***，其特征在于，所述***还包括与逻辑控制单元相连的波形输出单元，所述波形输出单元接收逻辑控制单元的控制信号，并输出相应的波形。
8、如权利要求7所述的高速数据采集***，其特征在于，所述波形输出单元包括DDS芯片和与DDS芯片电连接的调幅电路。
9、如权利要求8所述的高速数据采集***，其特征在于，所述调幅电路包括第二DAC芯片，所述第二DAC芯片由上位机控制。
10、如权利要求1所述的高速数据采集***，其特征在于，所述***还包括与逻辑控制单元相连的IO口电路，所述IO口电路包括CPLD芯片。
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