CN201282455Y - 数字光纤直放机*** - Google Patents

Abstract

本实用新型揭示一种数字光纤直放机***，所述***包括近端机、远端机，所述近/远端机包括AD/DA变换模块、数字信号处理模块、光收发模块；所述AD/DA变换模块、数字信号处理模块、光收发模块依次连接；所述数字信号处理模块包括下行单元、上行单元、控制单元、时钟单元；所述下行单元包括依次连接的数字下变频子单元、并串变换子单元、曼彻斯特编码子单元；所述上行单元包括依次连接的DUC16、串并变换子单元、曼彻斯特编码子单元；所述控制单元用以实现时间延迟控制及地址译码；所述时钟单元用以产生***所需时钟频率。本实用新型具有***级连噪声不叠加、方便增加***功能、方便组网连接、方便设备监控、***性价比高等优点。

Description

数字光纤直放机***

技术领域

本实用新型属于无线通讯技术领域，涉及一种直放机***，尤其涉及一种数字光纤直放机***。

背景技术

直放机属于同频放大设备，是指在无线通信传输过程中起到信号增强的一种无线电发射中转设备。直放机的基本功能就是一个射频信号功率增强器。直放机在下行链路中，由施主天线现有的覆盖区域中拾取信号，通过带通滤波器对带通外的信号进行极好的隔离，将滤波的信号经功放放大后再次发射到待覆盖区域。在上行链接路径中，覆盖区域内的移动台手3机的信号以同样的工作方式由上行放大链路处理后发射到相应基站，从而达到基地站与手机的信号传递。

直放机是一种中继产品，衡量直放机好坏的指标主要有，智能化程度(如远程监控等)、低IP3(无委规定小于-36dBm)、低噪声系数(NF)、整机可靠性、良好的技术服务等。

使用直放机作为实现“小容量、大覆盖”目标的必要手段之一，主要是由于使用直放机一是在不增加基站数量的前提下保证网络覆盖，二是其造价远远低于有同样效果的微蜂窝***。直放机是解决通信网络延伸覆盖能力的一种优选方案。它与基站相比有结构简单、投资较少和安装方便等优点，可广泛用于难于覆盖的盲区和弱区，如商场、宾馆、机场、码头、车站、体育馆、娱乐厅、地铁、隧道、高速公路、海岛等各种场所，提高通信质量，解决掉话等问题。

现有的直放机存在设备成本较高、功耗较大的不足之处。

实用新型内容

本实用新型所要解决的技术问题是：提供一种具有***级连噪声不叠加、方便增加***功能、方便组网连接、方便设备监控、***性价比高的数字光纤直放机***。

为解决上述技术问题，本实用新型的设计思想与原则从以下几方面考虑：

①设备技术性能指标高，满足实际使用需要。合理分配各部件的技术性能指标，各部件尽可能的采用计算机仿真设计，降低设计、调试工作量。

②设备成本较低，其价格具有一定的市场竞争力。选择高集成度、高性能、高可靠的元器件，减少元件数目，增加元件复用率；

③硬件设计留有冗余，利于日后软件升级，便于增加新的功能；

④减少设备功耗。各部件一律采用二次稳压方式工作，并且应尽量降低功耗。

⑤增强遥控功能，提高自动化水平。

⑥尽可能减小设备体积。

本实用新型采用如下技术方案：一种数字光纤直放机***，所述***包括近端机、远端机，所述近/远端机包括AD/DA变换模块、数字信号处理模块、光收发模块；所述AD/DA变换模块、数字信号处理模块、光收发模块依次连接；所述数字信号处理模块包括下行单元、上行单元、控制单元、时钟单元；所述下行单元包括依次连接的数字下变频子单元、并串变换子单元、曼彻斯特编码子单元，所述数字下变频子单元与AD/DA变换模块连接，所述曼彻斯特编码子单元与所述光收发模块连接；所述上行单元包括依次连接的数字上变频子单元、串并变换子单元、曼彻斯特编码子单元，所述数字上变频子单元与AD/DA变换模块连接，所述曼彻斯特编码子单元与所述光收发模块连接；所述控制单元用以实现时间延迟控制及地址译码；所述时钟单元用以产生***所需时钟频率。

作为本实用新型的一种优选方案，所述***还包括一与所述时钟单元连接的倍频器。

作为本实用新型的一种优选方案，所述数字下变频子单元为16路数字下变频子单元，所述数字上变频子单元为16路数字上变频子单元。

作为本实用新型的一种优选方案，所述时钟单元产生的时钟频率包括采样时钟频率、串行工作时钟频率、曼彻斯特编码时钟频率、参考时钟频率。所述远端机提取所述参考时钟频率。所述采样时钟频率fs的范围为54.667MHz≤f_s≤58MHz。

作为本实用新型的一种优选方案，所述数字下变频子单元包括若干组滤波器、混频器；所述滤波器利用IP核(IPCore)产生，系数事先用系数获取工具(如Matlab)产生好备用，混频器直接利用所述数字下变频子单元内带的乘法器实现。IP核是指用于产品应用专用集成电路(ASIC)或者可编辑逻辑器件(FPGA)的逻辑块或数据块。将一些在数字电路中常用但比较复杂的功能块，如FIR滤波器，SDRAM控制器，PCI接口等等设计成可修改参数的模块，让其他用户可以直接调用这些模块，这样就大大减轻了工程师的负担，避免重复劳动。

作为本实用新型的一种优选方案，所述下行单元包括数控振荡器，将数控振荡器的数字查找表复用。

本实用新型的有益效果在于：本实用新型采用软件无线电技术和数字信号光纤传输技术，对射频拉远***数字化处理，应用了数字滤波、数字混频、数字NCO(数控振荡器)等技术，实现了射频拉远功能，具有***级连噪声不叠加、方便增加***功能、方便组网连接、方便设备监控、***性价比高等优点。

附图说明

图1为数字光纤直放机***的组成示意图。

图2为下行单元的组成示意图。

图3为DDC16的内部框图。

图4为数控振荡器的内部框图。

图5为上行单元的组成示意图。

图6为DUC16的内部框图。

图7为并串转换模块帧格式示意图。

图8为实施例中滤波性能示意图。

图9为实施例中一方案的时延性能示意图。

图10为实施例中另一方案的时延性能示意图。

图11为数字信号处理模块的组成示意图。

具体实施方式

下面结合附图详细说明本实用新型的优选实施例。

实施例一

本实施例以下行信号传输为例介绍本实用新型的结构及作用原理，上行信号实现原理与下行信号方法相同，只是参数略有调整，如动态范围增大。

请参阅图1，本实用新型提供了一种数字光纤直放机***，所述***包括近端机(AU)、远端机(RU)；所述近端机包括AD变换模块11、数字信号处理模块12、光收发模块13，远端机包括DA变换模块21、数字信号处理模块22、光收发模块23。所述AD/DA变换模块11/21、数字信号处理模块12/22、光收发模块13/23依次连接。

请参阅图11，所述数字信号处理模块12/22包括下行单元、上行单元、控制单元、时钟单元，以下分别对以上各单元分别介绍。

请参阅图2，所述下行单元包括依次连接的数字下变频子单元(本实施例为DDC16，即16路数字下变频子单元，DDC16的内部框图请参阅图3)、并串变换子单元、曼彻斯特编码子单元，所述数字下变频子单元与AD变换模块连接，所述曼彻斯特编码子单元与所述光收发模块连接。

请参阅图5，所述上行单元包括依次连接的数字上变频子单元(本实施例为DUC16，即16路数字上变频子单元)、串并变换子单元、曼彻斯特编码子单元，所述DUC16与DA变换模块连接，所述曼彻斯特编码子单元与所述光收发模块连接。DUC16的内部框图请参阅图6。

所述控制单元用以实现时间延迟控制及地址译码；时间延迟主要问题是精确计算两路信号之间的时间差。由于一旦两路信号路径长度确定，其延时就是固定不变的，不要实时计算，可以利用外面的单片机进行相关运算。FPGA(数字信号处理模块)只需要提供两路数据读出的缓冲区即可。根据计算结果，FPGA对其中一路数据进行延时对齐后再根据信噪比进行分集合成。

所述时钟单元用以产生***所需时钟频率，主要负责产生如下几个频率：1)采样时钟；2)串行工作时钟；3)曼彻斯特编码时钟；4)参考时钟提取(RU端提取12.8MHz参考时钟)。

本实用新型的工作过程为：在近端(AU端)，输入为中频信号，经A/D变换为数字中频信号，这样便于数字化处理，然后采用软件无线电技术，进行数字混频、数字滤波、数字多道复用，形成高速数据流通过光传输模块进行传送。远端(RU端)进行反向数字处理，还原输出原中频信号。

本实用新型通过以上改进，具有***级连噪声不叠加、方便增加***功能、方便组网连接、方便设备监控、***性价比高等优点。

实施例二

本实施例以下行信号传输为例介绍本实用新型的结构及作用原理，其中***信号传输采用70MHz数字化中频传输；下行信号传输实现原理如图1所示。

在近端(AU端)，输入为70MHz中频信号(带宽24MHz)，经AD变换模块11变换为数字中频信号，这样便于数字化处理，然后采用软件无线电技术，进行数字混频、数字滤波、数字多道复用，形成高速数据流通过光传输模块进行传送。远端(RU端)进行反向数字处理，还原输出70MHz中频信号。

上行信号实现原理与下行信号方法相同，只是参数略有调整，如动态范围增大。

信道开关功能、传输组网功能、时延调整功能、降噪功能等均在数字信号处理模块12、22实现，可基于高速DSP或者大规模FPGA器件软件编程实现。

整个FPGA(数字信号处理模块)采用TOP->Down(自上而下)的设计理念来构架***，一步一步来实现设定功能。通过分析仿真，本着性价比最高的原则，这里认为采用XC5VSX35T比较合适。尽管分为AU单元和RU单元，但这两部分功能一致，只不过上行下行相反而已。因此，FPGA内部***功能架构可以相干替代，可以共同参照下面的AU端设计流程框图。

所述数字信号处理模块12/22主要包括下行单元、上行单元、控制单元、时钟单元。这几个部分各自比较独立，可以分别开发后再集成在一起，便于任务分配。

——时钟单元

时钟单元主要负责产生几个频率：1)采样时钟；2)串行工作时钟；3)曼彻斯特编码时钟；4)参考时钟提取(RU端提取12.8MHz参考时钟)。

其中，采样频率确定比较复杂，中频频率为70±12MHz，根据欠采样定理，允许的采样频率范围是：54.667MHz≤f_s≤58MHz，否则会导致频谱混叠，或者采样频率过高处理不过来，增加硬件成本。参考时钟为12.8MHz，采用时钟若选择56MHz，则需要12.8*35/8。利用FPGA中的DCM(数字时钟管理器)单元来产生所需要的频率，一般允许最小输入频率范围是19MHz，因此，最好先在外面加一个倍频器。DDC将输入信号下变频到零中频，采样频率为400KHz，32路数据串行输出需要：32*16*400KHz＝204.8MHz；经过曼彻斯特编码需要409.6

MHz时钟，这些时钟都需要利用V5卓越的数字时钟管理单元DCM来产生。另外需要提供两路12.8MHz参考时钟输出，可将时钟同步提取得来的高速时钟通过DCM分频功能来得到。

——下行单元

下行单元需要将处理时钟4倍频，四路信号复用一个处理通道，则通道部分可节约3/4资源。为了进一步节约资源，将NCO(数控振荡器)数字查找表复用(sin_cos)，NCO可节约15/16资源。

下行单元主要完成16路数字下变频子单元、并串变换子单元、曼彻斯特编码子单元。由于16路DDC(数字下变频)专用资源很多，需要硬件复用，否则占用资源太多，FPGA价格相应会大大增加。一般而言，复用硬件多少倍，需要处理时钟频率就要增加多少倍。因此，需要在节约资源和控制时钟频率(太高实时处理来不及)之间取个折中考虑。根据初步仿真，4倍复用比较合适，处理时钟4*56＝224MHz，实时性完全可以保证。这样32路DDC(I+Q)就降低到8个，资源占用只有原来的1/4。

a.数字下变频子单元(DDC16)内部结构

数字下变频子单元(DDC16)的滤波器利用IPCore产生，系数事先用Matlab产生好备用，混频器直接利用FPGA内带的乘法器实现，关键是时序控制。

b.数控振荡器(NCO16)的内部结构

数控振荡器(NCO16)的内部结构请参阅图4。系数查找表需要事先设计好后，在采用VHDL语言编程时，定义为一个数组供查询。各个信道的频点由外部单片机写入，通过相位累加器得到各相位值通过查表得到该时刻的sin和cos数据。需要注意的是相位累加时候的相位模糊问题(过2*pi后的处理)。

c.并串转换模块

IQ一共有32路12比特数据，若将串行数据帧长度定义为：16*32＝512比特，则冗余4*32＝128比特可用来传输帧头和控制信息。帧格式如图7所示。

●信道信息12比特：24M/200K＝120信道，用7比特可以表示，4比特用来表示信道编号(0000-1111)对应1-16，剩余1比特表示该信道开关(1-开，0-关)一次传输1个信道信息，16帧就可以传输完毕。

●增益信息12比特：

●分集信息12比特：

●保留：5*12比特定义传输其它控制信息。

d.编码模块

由于光传输模块传输数据连0连1个数受限(一般不超过6个)，为了克服这个问题，便于提取时钟，采用曼彻斯特编码可将连0连1个数控制在2个以内。

——上行单元

与下行单元类似，上行单元也需要硬件通道复用以节约资源。根据传输过来的信道信息，将相应信道信号上变频到对应的频点后合路成一路信号，送DA变成70±12MHz模拟信号。输出采样频率至少164MHz。本实用新型取输出采样频率400K*560＝224MHz，如果直接将各通道信号插值224MHz再混频，则4倍处理时钟太高，实时性会有问题，采用二次变频方式(具体见图5)。NCO查找表与下行单元的NCO类似，同样可以复用。

DUC16内部框图如图6所示。为降低处理时钟，采用二次混频方式，首先将信号根据信道信息在0中频附近进行排列后，再插值混频到70MHz；最终输出采样频率224MHz。

——控制单元

控制单元的作用包括时间延迟控制和地址译码。时间延迟主要问题是精确计算两路信号之间的时间差。由于一旦两路信号路径长度确定，其延时就是固定不变的，不要实时计算，可以利用外面的单片机进行相关运算。FPGA只需要提供两路数据读出的缓冲区就可以。根据计算结果，FPGA对其中一路数据进行延时对齐后再根据信噪比进行分集合成。

数字滤波技术发展了很长时间，技术实现比较成熟，与模拟滤波方法比，具有体积小、成本低、带内波动小、带外抑制好等优点。数字滤波可以分为CIC抽取滤波和FIR抽取滤波。

本实用新型利用matlab7.1对滤波性能进行了仿真，如图8所示；子频带宽为200KHz，基带输出采样频率400KHz，假设采样频率102MHz，CIC滤波器抽取率为R，FIR滤波器抽取率为M，FIR阶数Tap。取R＝128，M＝2，Tap＝41，滤波性能如图8所示。

理论上FIR滤波器的阶数越多滤波器效果越好。但因为随滤波阶数增加，带来的时间延迟会增大，所以需要在这两者中间取个折中。为此，本实用新型利用matlab7.1对时延性能进行了仿真，假设信号输入为中频70MHz，相隔200KHz产生一个正弦波，取其中一路输出IQ数据的幅度，与输入比较，可以计算其时延大小。如果以信号有输出(不为0)为考察标准，延迟基本在2.5us，如果以输出平稳为考察标准，则滤波阶数增加明显有差别。Tap＝41时，12us左右，取7则为5us左右。

取R＝128，M＝2，Tap＝41时，时延性能如图9所示。

取R＝128，M＝2，Tap＝7时，时延性能如图10所示。

***时延包括模拟单元、数字处理单元以及光纤传输模块组成，其中模拟单元和光纤传输模块时延较小，在ns级，***时延主要由数字处理单元造成。以上计算的只是AU端下行信号，RU端时间延迟与AU端基本相等，这样，总的时间延迟可控制在15us以内。若折中滤波性能，时间延迟可进一步减小。

本实用新型采用高速数字光传输技术。按传输16个子频计算，若采用12bit采样精度，加之同步数据、监控数据、编码数据等，数据速率大约400Mb/s。近年随着数字光传输模块的发展，支持速率高达1250Mb/s，完全满足数据速率要求，只是由于速率很高，在数据同步、子频复用及解复用等方面存在难点，可通过选择高性能器件、优化软件等实现。

而且，1250Mb/s数字光传输模块可以支持波分复用，这样在一根光纤就可以实现上行/下行信号的传输，节约了成本。

这里本实用新型的描述和应用是说明性的，并非想将本实用新型的范围限制在上述实施例中。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本实用新型的精神或本质特征的情况下，本实用新型可以以其他形式、结构、布置、比例，以及用其他元件、材料和部件来实现。在不脱离本实用新型范围和精神的情况下，可以对这里所披露的实施例进行其他变形和改变。

Claims (9)

1、一种数字光纤直放机***，其特征在于：所述***包括近端机、远端机，所述近/远端机均包括AD/DA变换模块、数字信号处理模块、光收发模块；所述AD/DA变换模块、数字信号处理模块、光收发模块依次连接；

所述数字信号处理模块包括下行单元、上行单元、控制单元、时钟单元；

所述下行单元包括依次连接的数字下变频子单元、并串变换子单元、曼彻斯特编码子单元，所述数字下变频子单元与AD/DA变换模块连接，所述曼彻斯特编码子单元与所述光收发模块连接；

所述上行单元包括依次连接的数字上变频子单元、串并变换子单元、曼彻斯特编码子单元，所述数字上变频子单元与AD/DA变换模块连接，所述曼彻斯特编码子单元与所述光收发模块连接；

所述控制单元用以实现时间延迟控制及地址译码；

所述时钟单元用以产生***所需时钟频率。

2、根据权利要求1所述的数字光纤直放机***，其特征在于：所述***还包括一与所述时钟单元连接的倍频器。

3、根据权利要求1所述的数字光纤直放机***，其特征在于：所述数字下变频子单元为16路数字下变频子单元，所述数字上变频子单元为16路数字上变频子单元。

4、根据权利要求1所述的数字光纤直放机***，其特征在于：所述时钟单元产生的时钟频率包括采样时钟频率、串行工作时钟频率、曼彻斯特编码时钟频率、参考时钟频率。

5、根据权利要求4所述的数字光纤直放机***，其特征在于：所述远端机提取所述参考时钟频率。

6、根据权利要求4所述的数字光纤直放机***，其特征在于：所述采样时钟频率fs的范围为54.667MHz≤f_s≤58MHz。

7、根据权利要求1所述的数字光纤直放机***，其特征在于：所述数字下变频子单元包括若干组滤波器、混频器；所述滤波器利用IP核产生，系数事先用系数获取工具产生好备用，混频器直接利用所述数字下变频子单元内带的乘法器实现。

8、根据权利要求7所述的数字光纤直放机***，其特征在于：所述系数获取工具为Matlab。

9、根据权利要求1所述的数字光纤直放机***，其特征在于：所述下行单元包括数控振荡器，将数控振荡器的数字查找表复用。

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