CN200944235Y - 数字信号处理器同步串口与异步串行设备的接口装置 - Google Patents

数字信号处理器同步串口与异步串行设备的接口装置 Download PDF

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Abstract

本实用新型属于串行通讯技术领域，涉及一种数字信号处理器同步串口与异步串行设备的接口装置，利用VHDL语言编程将UART发送器和UART接收器固化到可编程逻辑器件中，由时钟信号源提供时钟信号；数字信号处理器通过UART发送器和UART接收器实现与***通用异步串行设备之间的通信。本实用新型基于可编程逻辑器件利用VHDL语言编程，可以对UART的波特率灵活设置，***只需要给CPLD/FPGA提供一个时钟信号；数字信号处理器与UART发送器和UART接收器之间的通讯采用中断方式，提高了数字信号处理器的工作效率，简化了电路连接方式，节省了硬件和软件资源，降低了开发成本。

Description

数字信号处理器同步串口与异步串行设备的接口装置
技术领域：
本实用新型属于串行通讯技术领域，涉及一种实现数字信号处理器与异步串行设备通讯的装置。
背景技术：
ADI公司的ADSP-21060是一种高性能的32位数字信号处理器(DSP)，它在ADSP-21000系列DSP核的基础上增加了4M位的双口SRAM(静态随机存储器)和I/O外设，这些外设受专门的I/O总线支持，从而形成了一个完整的片上***。ADSP-21060结合了一个性能优良的浮点DSP核以及丰富的在片功能，这些功能有主机接口、串口、DMA(存储器直接存取)控制器、链路口以及可用于多处理机***的总线连接方式。ADSP-21060有两个独立的同步串行口，可以进行全双工工作，并与片内存储器进行DMA(存储器直接存取)传输。ADSP-21060串行口的数据位和收发时钟也是同步的，在每个字或每块数据发送的开始，串行口要有发送帧同步信号TFSx或接收帧同步信号RFSx以标志数据传输的开始。由于ADSP-21060数字信号处理器的串行口不是UART(通用异步收发器)标准形式，不能与任何的RS-232或者RS-422等异步串行设备以及采用异步串行通信协议的设备进行通信，这就给ADSP-21060数字处理器与异步串行设备之间进行串行口通信时带来诸多不便。通常解决该问题有两种途径：一种是利用ADSP-21060的同步串行口模拟RS-232 UART异步接口，另一种是采用单片微机实现。
第一种方法实现时需要耗费大量的软件资源，可移植性较弱；第二种方法实现时需要外加单片微机以及其他的接口电路，对硬件要求较高，增加了实现电路的复杂性。
发明内容：
为解决现有技术利用ADSP-21060的同步串行口模拟RS-232 UART异步接口实现异步串行通讯时，需要耗费大量的软件资源，可移植性较弱的问题；采用单片微机实现异步串行通讯时，需要外加单片微机以及其他的接口电路，对硬件要求较高，增加了实现电路的复杂性的问题，本实用新型提供一种数字信号处理器同步串口与异步串行设备的接口装置，基于CPLD/FPGA可编程逻辑器件，利用VHDL语言编程，来实现ADSP-21060数字信号处理器与异步串行设备之间的通信。
本实用新型如图1所示，包括时钟信号源2，可编程逻辑器件3；UART发送器5和UART接收器6固化到可编程逻辑器件3中，UART发送器5和UART接收器6的输入和输出端被配置到可编程逻辑器件3的I/O口上，时钟信号源2与可编程逻辑器件3的I/O口连接，由时钟信号源2为UART发送器5和UART接收器6提供时钟信号；UART发送器5与数字信号处理器1连接，实现从数字信号处理器5的并行数据到***通用异步串行设备4的串行数据之间的转换，UART发送器5的串行发送端与***通用异步串行设备4的串行接收端连接，实现数字信号处理器1向***通用异步通讯设备发送数据；UART接收器6与数字信号处理器1连接，实现从***通用异步串行设备4的串行数据到数字信号处理器5的并行数据之间的转换，UART接收器6的串行接收端与***通用异步串行设备4的串行发送端连接，实现数字信号处理器1接收***通用异步串行设备4发来的数据。
有益效果：本实用新型基于可编程逻辑器件利用VHDL语言编程，可以对UART的波特率灵活设置，同时在程序中还可以加入对数据的奇偶校验功能，***只需要给CPLD/FPGA提供一个时钟信号。数字信号处理器与UART发送器和UART接收器之间的通讯采用中断方式，提高了数字信号处理器的工作效率，简化了电路连接方式，节省了硬件和软件资源，降低了开发成本。
附图说明：
图1是本实用新型结构示意图，也是摘要附图。图中1为数字信号处理器，2为时钟信号源，3为可编程逻辑器件，4为异步串行设备，5为UART发送器，6为UART接收器。
图2是UART的数据帧格式示意图。
图3是实用新型设计的UART发送器的仿真波形图。
图4是实用新型设计的UART接收器的仿真波形图。
具体实施方式：
可编程逻辑器件3采用lattice公司的isplsi1032C-883芯片，利用VHDL语言编程将UART发送器5和UART接收器6固化到可编程逻辑器件3中。时钟信号源2选用11.0592MHz的晶振，其输出信号与UART发送器5和UART接收器6的clk时钟信号相连，为UART发送器5和UART接收器6提供时钟信号；如图1所示，UART发送器5的cs信号与ADSP-21060数字信号处理器1的FLAGO相连接，低电平有效，用于实现对UART发送器5的片选功能；UART发送器5的rx与ADSP-21060数字信号处理器1的FLAG1相连接，低电平有效，实现对UART发送器5的输出允许；ADSP-21060数字信号处理器1的数据端口DATA16-23与UART发送器5的8位输入数据端口d和UART接收器6的8位接收数据端口q相连，实现8位数据的输入和输出；UART发送器5的串行发送端txd与***通用异步串行设备4的rxd相连，UART接收器6的串行接收端rxd与***通用异步串行设备4的txd信号相连，实现串行数据的发送和接收；UART发送器5的ti与ADSP-21060数字信号处理器1的IRQ0相连实现发送中断功能，UART接收器6的ri与ADSP-21060数字信号处理器1的IRQ1相连实现接收中断功能。ti是发送中断信号，正脉冲表示向数字信号处理器1发送一个中断信号；ri是接收中断信号，正脉冲表示向数字信号处理器1发送一个中断信号；当数字信号处理器接收到中断信号以后，开始进入相应的中断处理程序。

Claims (2)

1、一种数字信号处理器同步串口与异步串行设备的接口装置，其特征在于包括时钟信号源(2)，可编程逻辑器件(3)；UART发送器(5)和UART接收器(6)固化到可编程逻辑器件(3)中，UART发送器(5)和UART接收器(6)的输入和输出端被配置到可编程逻辑器件(3)的I/O口上，时钟信号源(2)与可编程逻辑器件(3)的I/O口连接，由时钟信号源(2)为UART发送器(5)和UART接收器(6)提供时钟信号；UART发送器(5)与数字信号处理器(1)连接，实现从数字信号处理器(5)的并行数据到***通用异步串行设备(4)的串行数据之间的转换，UART发送器(5)的串行发送端与***通用异步串行设备(4)的串行接收端连接，实现数字信号处理器(1)向***通用异步串行设备(4)发送数据；UART接收器(6)与数字信号处理器(1)连接，实现从***通用异步串行设备(4)的串行数据到数字信号处理器(5)的并行数据之间的转换，UART接收器(6)的串行接收端与***通用异步串行设备(4)的串行发送端连接，实现数字信号处理器(1)接收***通用异步串行设备(4)发来的数据。
2、根据权利要求1所述的数字信号处理器同步串口与异步串行设备的接口装置，其特征在于可编程逻辑器件(3)采用lattice公司的isplsi1032C-883芯片，利用VHDL语言编程将UART发送器(5)和UART接收器(6)固化到可编程逻辑器件(3)中；时钟信号源(2)选用11.0592MHz的晶振，其输出信号与UART发送器(5)和UART接收器(6)的clk时钟信号相连；UART发送器(5)的cs信号与数字信号处理器(1)的FLAG0相连接；UART发送器(5)的rx与数字信号处理器(1)的FLAG1相连接；数字信号处理器(1)的数据端口DATA16-23与UART发送器(5)的8位输入数据端口d和UART接收器(6)的8位接收数据端口q相连；UART发送器(5)的串行发送端txd与***通用异步串行设备(4)的rxd相连，UART接收器(6)的串行接收端rxd与***通用异步串行设备(4)的txd信号相连；UART发送器(5)的ti与数字信号处理器(1)的IRQ0相连，UART接收器(6)的ri与数字信号处理器(1)的IRQ1相连。
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