CN1956101A - 用于处理存储阵列中的缺陷的方法和*** - Google Patents

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CN1956101A CNA2006101375429A CN200610137542A CN1956101A CN 1956101 A CN1956101 A CN 1956101A CN A2006101375429 A CNA2006101375429 A CN A2006101375429A CN 200610137542 A CN200610137542 A CN 200610137542A CN 1956101 A CN1956101 A CN 1956101A
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H·舍恩
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Abstract

一种通过以下步骤纠正诸如高速缓冲存储器之类的微处理器的存储阵列中的缺陷的方法：操作所述微处理器以执行利用高速缓冲存储器的功能测试过程；在所述功能测试过程期间在跟踪阵列中收集缺陷数据；使用所述缺陷数据标识所述高速缓冲存储器中的缺陷的位置；以及通过设置熔丝以将对所述位置的访问请求重新选路至冗余元件来修复所述缺陷。所述缺陷数据可以包括错误并发位和缺陷地址。所述功能测试过程使用基于随机种子的测试模式产生引起所述高速缓冲存储器中变化的业务负荷的随机高速缓存存取序列。可以在设置某些所述熔丝的所述微处理器的非功能内建自测试完成后执行所述功能测试过程。

Description

用于处理存储阵列中的缺陷的方法和***
技术领域
本发明一般地涉及计算机***，并且更具体地说，涉及一种处理诸如计算机***的高速缓冲存储器之类的存储阵列中的缺陷的方法。
背景技术
图1示出了常规对称多处理器计算机***10的基本结构。计算机***10具有一个或多个布置成一个或多个处理器组的处理单元；在所示出的***中，处理器组14中有4个处理单元12a、12b、12c和12d。处理单元经由***或结构总线(fabric bus)16与***10的其他组件通信。结构总线16被连接至一个或多个服务处理器18a、18b、***存储设备20以及各种***设备22。处理器桥24可选地可以用于互连附加的处理器组。***10还可以包括固件(未示出)，该固件存储***的基本输入/输出逻辑，并且每当首先启动(引导)计算机***时从某一***设备寻找并且加载操作***。
***存储设备20(随机存取存储器或RAM)以易失性(暂时的)状态存储由处理单元所使用的程序指令和操作数数据。可以经由例如***组件互连(PCI)局部总线使用PCI主机桥将***设备22连接至结构总线16。PCI桥提供了低延迟路径，处理单元12a、12b、12c和12d通过该路径可以访问映射到总线存储器或I/O地址空间内任何位置的PCI设备。互连***设备22的PCI主机桥还提供了高带宽路径以允许PCI设备访问RAM 20。这样的PCI设备可以包括网络适配器、提供到永久性存储设备(即，硬盘)的互连的小型计算机***接口(SCSI)适配器，以及扩展总线桥，例如用于连接到输入/输出(I/O)设备的工业标准体系结构(ISA)扩展总线，所述输入/输出(I/O)设备包括键盘、连接至显示设备的图形适配器以及用于与显示设备一起使用的图形指点设备(鼠标)。服务处理器可以可选地处于包括直接存储器存取(DMA)路径的改进的PCI槽中。
在对称多处理器(SMP)计算机中，所有的处理单元12a、12b、12c和12d通常都是完全相同的，即，它们都使用指令和协议的公共集合或子集来操作，并且通常具有相同的结构体系。如用处理单元12a所示出的，每个处理单元可以包括一个或多个执行程序指令以便操作计算机的处理器核心26a、26b。示例性处理单元包括由国际商业机器公司上市的POWER5TM处理器，其包括单个集成电路超标量微处理器，所述微处理器具有各种全部由集成电路所形成的执行单元、寄存器、缓冲器、存储器以及其他功能单元。处理器核心可以根据精简指令集计算(RISC)技术来操作，并且既可以使用指令的流水线执行又可以使用指令的无序执行来进一步提高超标量体系结构的性能。
每个处理器核心26a、26b包括使用高速存储设备实现的板上(L1)高速缓存(通常，分离指令和数据高速缓存)。高速缓存通常用于暂时存储可能由处理器重复访问的值，以便通过避免从***存储器20加载值的更长的步骤来加速处理。处理单元可以包括其他高速缓存，例如二级(L2)高速缓存28，高速缓存28连同存储器控制器30一起支持是核心26a和26b的相应部分的两个L1高速缓存。可以提供附加的高速缓存级，例如可经由结构总线16访问的L3高速缓存32。每个高速缓存级，从最高的(L1)到最低的(L3)，可以依次存储更多的信息，但具有更多的存取性能损失。例如，处理器核心中的板上L1高速缓存可以具有128千字节存储器的存储容量，L2高速缓存28可以具有4兆字节的存储容量，并且L3高速缓存32可以具有32兆字节的存储容量。为了便于有缺陷的处理单元组件的修复/更换，每个处理单元12a、12b、12c和12d可以被构建成形式为可替换的电路板、可插拔的模块或类似的现场可替换单元(FRU)，它们可以以模块方式被容易地换入、安装到***10中或换出***10。
用于高速缓冲存储器的控制逻辑(具体地说，高速缓存目录)可以包括纠错码(ECC)电路以处理出现在高速缓存线中的错误。给定高速缓存块中的位可能含有由软错误(例如杂散辐射或静电放电)或由硬错误(例如缺陷单元)引起的不正确的值。ECC可以用于重新构建正确的数据流。某些ECC仅可以用于检测并纠正单位的错误，即如果特定块中的两个或者更多的位无效，则ECC可能不能确定正确的数据流实际上应当是什么，但至少可以检测错误。其他ECC更为复杂并且甚至允许检测或纠正多位错误。纠正后者这些错误的成本很高，但设计权衡是在双位(不可纠正的)错误发生时暂停机器。
这些ECC电路是处理存储单元中出现的软错误的一种方法。另一种用于处理硬错误的方法是在阵列(目录、LRU、高速缓存)内提供冗余。当制造高速缓存芯片时，可以通过晶片级测试或内建的自测试(BIST)对其进行评估以判定在每个阵列中是否存在任何缺陷行或列线(通常为整个高速缓存、目录和LRU检测行和列线)。如果阵列有缺陷，则可以使用熔丝来指示其缺陷性质(硬熔丝可以被永久地熔断，或者软熔丝可以被可编程地设置)。然后在阵列内针对每个访问的地址进行比较从而查看其是否与缺陷地址匹配。如果是，则适当的逻辑将所述地址重新选路至芯片上形成的许多附加的行和列线之一，即从冗余位线(列)和字线(行)。取决于缺陷率和期望的芯片成品率，附加的位和字线的数目可以不同。对于低缺陷(更大的物理尺寸)的高速缓存，可以为每256个正常线提供两个附加线，而在高缺陷(更小的物理尺寸)的高速缓存中，可以为每8个正常线提供两个附加线。除了有缺陷的线的重新选路以外，可以收集跟踪阵列数据以隔离特定的缺陷位置以便进一步分析制造工艺。
随着芯片制造和计算机配置的进步，L2和L3高速缓存的大小显著增加，需要更大的片上目录和片上(或片外)数据高速缓存输入阵列。由于在制造中或在现场部署后发生缺陷的机会增加，这些更大的、密集阵列降低了整个芯片/***的可靠性。虽然使用在目录中修复和重写数据的ECC电路可以容易地纠正软错误(即间歇缺陷)，但是这种技术不能解决随时间发生的硬缺陷，即在晶片级或BIST测试以后，特别是寿命终止缺陷。在现场中，当硅承受最大阈值的硬阵列错误时，它所属于的***会关闭该单元(在这种情况下是处理器)，并且必须刮除该部分。因此，设计一种处理高速缓冲存储器之类的存储阵列中的错误的改进方法是所期望的，其可以纠正在晶片级或BIST测试后在现场中出现的硬错误。如果该方法可以在环境条件的范围内标识可修复的阵列缺陷，这将是更为有利的。
发明内容
因此，本发明的一个目的是提供一种改进的处理高速缓冲存储器中的错误的方法。
本发明的另一个目的是提供这样一种方法，该方法纠正否则可能在工厂测试后出现在现场中的硬错误。
本发明的再一个目的是提供一种改进的标识计算机存储阵列中的潜在可修复缺陷的方法。
在处理微处理器的存储阵列中的缺陷的方法中通过以下步骤实现了上述目的：操作所述微处理器以执行利用所述存储阵列的功能测试过程；在所述功能测试过程期间在跟踪阵列中收集缺陷数据；使用所述缺陷数据标识所述存储阵列中的缺陷的位置；以及通过设置熔丝以将对所述位置的访问请求重新选路至所述存储阵列的冗余元件来修复所述缺陷。所述缺陷数据可以包括例如错误并发位(syndrome)和缺陷地址。控制逻辑通过检查所述熔丝的可用性确定对所述缺陷位置的修复是可能的，所述熔丝优选地是软熔丝。在示例性实施方式中，所述存储阵列是所述微处理器的处理单元的高速缓冲存储器，并且所述功能测试过程使用基于随机种子的测试模式来产生导致高速缓冲存储器中变化的业务负荷的随机高速缓存存取序列。可以在设置某些熔丝的所述微处理器的非功能内建自测试完成后执行所述功能测试过程。可以使用将测试软件从外部测试单元传送到所述控制逻辑的接口端口将所述功能测试过程加载到所述微处理器中。
在以下详细的书面描述中，本发明的上述以及其他目的、特征和优点将变得显而易见。
附图说明
通过参考附图可以更好地理解本发明，并且使本发明的许多目的、特征和优点对本领域的技术人员显而易见，这些附图是：
图1是示出了通常具有相同的带有高速缓冲存储器的处理单元的常规对称多处理器(SMP)计算机***的方框图；
图2是根据本发明的一个实施例的具有处理器核心、板上(L1)高速缓存以及包括检错和纠错逻辑的L2高速缓存的微处理器芯片的高级示意图；以及
图3是示出根据本发明的一种实现的用于标识和修复高速缓冲存储器中的错误的逻辑流的示意图；
在不同的附图中使用相同的标号表示相似或完全相同的部件。
具体实施方式
现在参考附图，并且具体地说，参考图2，其中示出了根据本发明构造的计算机***的一个实施例40。计算机***40包括处理单元42，处理单元42具有一个或多个处理器核心44和二级(L2)高速缓存46。每个处理器核心都具有它自己的L1(板上)高速缓存48。计算机***40可以包括图2中未示出的附加部件，例如***存储器、一个或多个互连总线以及***设备。
计算机***40还包括用于将值加载到内部锁存器并访问***40中各种组件的内部寄存器的普遍逻辑(pervasive logic)50。可以将普遍逻辑50连接至接口(JTAG)端口52，端口52又连接至服务处理器54。JTAG端口52遵循电气和电子工程师协会(IEEE)关于测试存取端口和边界扫描体系结构的标准1149.1。JTAG端口52被连接至扫描环控制器60和扫描通信(SCOM)控制器62。SCOM控制器62允许服务处理器在***的正常运行期间访问位于***40的钟控(功能)组件中的“附属物”。这些SCOM附属物具有可以用于启用组件中的各种功能的内部控制和错误寄存器。SCOM是IEEE标准1149.1所允许的JTAG协议的扩展，其在***时钟运行的同时提供内部寄存器的读和写访问。SCOM控制器62可以包括适当的逻辑以在JTAG接口52与来自处理器核心的任何汇编代码命令之间进行仲裁。可选地可以将SCOM控制器62连接至提供芯片到芯片通信而不需要涉及服务处理器的外部SCOM接口。扫描环控制器60在级别敏感扫描设计(LSSD)中提供了正常的JTAG扫描功能，以便在功能时钟停止时设置***的内部锁存器状态。
服务处理器54经由以太网(CAT5)连接接收来自加载到由用户55管理的外部测试单元上的测试软件56的命令。用户控制该测试软件从而将功能测试程序加载到特定的组件或***40的组件，并且具体地说，加载到测试L2高速缓存46。例如，测试软件可以指示普遍逻辑50使用测试模式加载功能应力例程(stress routine)。功能测试是***40在其正常处理模式中运行且***时钟控制运行时由***40执行的过程，与使用在***时钟的控制之外自由运行的时钟执行的过程相反。
使用功能测试模式，可以检测高速缓存阵列中潜在的缺陷，所述缺陷否则可能直到部件接近其有用寿命结束时才会被注意到。可以通过向高速缓存阵列引入附加的应力来有利地执行测试，并且可以以非标准的方式评估所述阵列，所述方式例如通过将随机(或伪随机)负荷施加到硅上。具体地说，由功能测试导致的附加应力可以导致在晶片级或BIST测试期间没有被检测的可修复阵列缺陷。这些缺陷可以显示为不可纠正的或可纠正的数据错误。通过应用在功能测试期间收集的跟踪阵列数据，可以明确地标识任何缺陷阵列，并且可以采取必要的操作来通过软熔丝修复所述缺陷。
再次参考图2，L2高速缓存46包括熔丝数据寄存器64，所述熔丝数据寄存器64存储关于阵列缺陷的信息并控制将对有缺陷的线的请求重新选路至冗余元件的软熔丝。在示例性实施例中，熔丝数据寄存器64中的某些缺陷信息可以由晶片级测试或使用自动内建自测试(ABIST)引擎66来初始地设置。熔丝数据寄存器64和ABIST引擎66被连接至扫描控制60，即扫描控制60可以根据来自ABIST引擎66的测试结果在熔丝数据64中设置修复信息。熔丝使得阵列的内部解码逻辑能够使用冗余字线或位线代替指定的字线或位线。
在这些非功能测试完成后，测试软件56启动其他功能测试。由SCOM控制62控制的跟踪阵列68被设置到高速缓存模式，其中它记录L2高速缓存46中出现的错误。例如，跟踪阵列68可以，连同缺陷地址或查明阵列存取的物理位置所需的其他信息一起，存储由L2数据阵列70或L2目录72内的纠错码(ECC)电路产生的并发位信息。跟踪阵列68从包括控制逻辑74和多路复用器76的调试总线接收该信息。所述调试总线通过使用连接至SCOM控制62的锁存器80设置多路复用器76的选择线来传递分类的功能信息。控制逻辑74从输出锁存器82接收高速缓存和目录数据输出，并将选定的信息馈送到多路复用器76的第一输入。多路复用器76的第二输入被连接至另一多路复用器78的输出，所述多路复用器78提供控制L2高速缓存阵列70和L2目录阵列72的操作的信号。可以经由SCOM直接读取跟踪阵列68。
在阵列内建自测试期间，选择多路复用器78以将阵列控制信息和数据输入从ABIST引擎66传递到L2高速缓存阵列70和L2目录阵列中。阵列输出锁存器82将数据输出从阵列传递到ABIST引擎66和控制逻辑74二者。ABIST引擎66在ABIST测试期间处理数据输出以确定阵列中的缺陷。
在功能测试期间，始终设置用于多路复用器78的选择线以传递来自控制逻辑74的功能阵列控制，并且关闭ABIST引擎66。所述控制逻辑处理来自阵列的数据输出以检查高速缓存上的ECC错误以及来自锁存器82的目录数据输出。然后它可以在选择锁存器80被设置时通过多路复用器76向跟踪阵列发送ECC并发位信息。多路复用器76可以具有多个输入和选择，可以设置其中之一以将阵列控制和ECC并发位信息传递给跟踪阵列68。
当设置了高速缓存模式时，跟踪阵列68在每个周期存储来自调试总线的阵列存取数据。跟踪阵列68具有控制寄存器，所述寄存器可以根据来自SCOM控制62内的缺陷隔离寄存器(FIR)的特定信号来阻止跟踪阵列68存储新的信息。芯片上的每个相应单元具有一组FIR寄存器，具体地说，具有大型阵列(例如L1数据和指令高速缓存、L2高速缓存和目录以及L3目录)的单元形成了芯片中的分层组织。可以配置FIR中的每个位以报告任何可恢复的错误。在示例性实施方式中，可以将任何不可纠正的或可纠正的阵列事件设置为导致跟踪阵列68停止存储新的信息。
使用扫描和SCOM控制将功能测试模式从测试软件56加载到处理单元42。所述功能测试是可以以随机方式测试高速缓存阵列的有效的低级计算机程序。所述功能测试用作低级内核，其产生导致高速缓存的变化的业务负荷的随机序列。基于随机种子的测试模式可以用于生成随机代码流。所述随机代码流优选地具有对于向量计算型操作的偏移，所述操作具有将运用芯片的所有阵列的大型数据集合。作为从测试软件56加载功能测试的可选方案，可以将其永久地存储在芯片42上提供的只读存储器中。
当功能测试模式正在运行时，可以调节正在其下测试***40的环境以改变硅的特性。调整的环境参数可以包括电压和温度。通过提高和降低温度，可以调整硅的运行速度，这可以曝露硅上不同的关键数据路径，尤其是在金属占优势的区域中。通过改变电压，可以更改晶体管的开关特性并且再次更改硅中的关键路径，这可以显露芯片上潜在的缺陷。
当测试模式在运行并且环境参数被改变时，由SCOM控制62监控FIR的可纠正和不可纠正的阵列缺陷。优选地并行读出FIR以通知用户/控制逻辑机器何时已查看到会触发跟踪阵列停止的事件。一旦检测到错误，就转换跟踪阵列数据以标识阵列中任何缺陷地址的位置。如果观察到若干缺陷单元，则该数据可以指示需要多个修复。
处理器上可以有多个跟踪阵列，每个阵列都从不同的单元收集数据。可以设置每个跟踪阵列在不同的条件下停止。多个单元可以引起阵列缺陷，允许测试软件从多个跟踪阵列收集阵列数据。设置跟踪阵列以捕获高速缓存访问信息(经由选择锁存器80)，并且用户/测试软件可以从该信息确定确切的有错误的字线访问地址。从阵列输出数据计算的ECC并发位信息可以告知用户/测试软件该数据是可纠正的(单位)还是不可纠正的(双位)错误。对于可纠正的错误，还可以确定单个位线。对于不可纠正的错误，只能从访问的字线地址得知字线。利用字线和位线信息，可以确定适当的熔丝修复操作。
在映射了缺陷阵列位置后，通过检查可用的软熔丝，测试软件56判定是否可以使用冗余阵列修复缺陷。如果修复可用，由测试软件56将指令添加到扫描控制60以更新熔丝数据寄存器64并将受影响的线重新选路至冗余阵列84。使用更新后的熔丝修复信息，可以重新运行测试模式以便验证修复成功避免了错误并且检测其他可能在初始缺陷之后堆积的可能的阵列缺陷。
参考示出了用于测试过程的示例性实施方式的逻辑流程的图3的示意图，可以进一步地理解本发明。所述过程开始于运行一组晶片级测试(90)。如果芯片没通过测试集(92)，则刮除所述部件(94)。如果芯片通过晶片测试，则启动ABIST引擎以运行非功能自测试(96)。如果发生通过使用冗余阵列不可纠正的错误(98)，则再次刮除该部件(94)。如果缺陷阵列是可修复的，则在熔丝数据寄存器中设置适当的修复数据(100)。然后通过将跟踪阵列设置成高速缓存模式来启动功能测试(102)，并且加载和运行功能测试模式(104)。如果功能测试通过且没有任何错误(106)，则测试过程完成并且将部件移动到装配过程的下一区段(108)。如果功能测试导致错误，则判定该错误是否是由高速缓存阵列引起(110)。如果否，则必须进一步判定该错误是否在低频处是可纠正的，即是否进一步沿双态路径(bin path)向下(112)。有时，部件将在高频处失败但在低频处通过(可能由于制造的较慢的晶体管)。但是，部件可能甚至将在最低的可接受频率处失败(由于制造缺陷或如此之慢以致使部件无用的晶体管)，在这种情况下，再次刮除部件(94)；否则，测试过程重新开始执行功能测试(104)，但却是在较低的频率。返回决策110，如果错误是由高速缓存阵列引起的，则收集和分析跟踪数据以确定缺陷的位置(114)，并且读取熔丝数据寄存器中现有的阵列修复数据以判定更多的修复是否可用(116)。如果可能的修复(即软熔丝)不可用(118)，则过程转移到决策112并且如先前说明的继续。如果可能的修复可用，则将新的修复数据合并到熔丝数据寄存器中(120)，并且过程继续更多的功能测试以检查其他错误。
尽管参考特定实施例描述了本发明，但是并不意味着以限制的意义来理解此描述。在参考本发明的描述后，所公开的实施例以及本发明的备选实施例的各种修改对本领域的技术人员将变得显而易见。例如，虽然本发明特别适合于在高速缓存中使用，但是它对其他的诸如***存储器、表旁视缓冲区之类的存储阵列也很有用。因此，可以构想做出此类修改而不偏离如所附权利要求中定义的本发明的精神或范围。

Claims (15)

1.一种处理微处理器的存储阵列中的缺陷的方法，所述方法包括：
以正常的处理模式运行所述微处理器以执行利用所述存储阵列的功能测试过程；
在所述功能测试过程期间在跟踪阵列中收集缺陷数据；
使用所述缺陷数据来标识所述存储阵列中的缺陷的位置；以及
通过设置多个熔丝中的一个熔丝来修复所述缺陷，所述熔丝将对所述位置的访问请求重新选路至用于所述存储阵列的多个冗余元件中的一个冗余元件，其中在设置另外一个或多个所述熔丝的所述微处理器的非功能内建自测试完成后执行所述功能测试过程。
2.如权利要求1中所述的方法，还包括：
通过检查所述熔丝的可用性确定对所述缺陷位置的修复是可能的。
3.如权利要求1中所述的方法，其中所述修复设置软熔丝。
4.如权利要求1中所述的方法，其中所述缺陷数据包括错误并发位和缺陷地址。
5.如权利要求1中所述的方法，其中所述存储阵列是用于所述微处理器的处理单元的高速缓冲存储器，并且所述功能测试过程产生引起所述高速缓冲存储器中变化的业务负荷的随机高速缓存存取序列。
6.一种处理单元，所述处理单元包括：
至少一个处理器核心，所述处理器核心执行程序指令；
高速缓冲存储器，所述高速缓冲存储器暂时存储由所述至少一个处理器核心使用的值，所述高速缓冲存储器包括一个或多个冗余元件的阵列；
控制逻辑，所述控制逻辑以正常的处理模式运行所述至少一个处理器核心以执行利用所述高速缓冲存储器的功能测试过程，在所述功能测试过程期间收集缺陷数据，使用所述缺陷数据标识所述高速缓冲存储器中的缺陷的位置，以及通过设置多个熔丝中的一个熔丝来修复所述缺陷，所述熔丝将对所述位置的访问请求重新选路至所述冗余元件中的一个冗余元件；
内建自测试引擎，所述内建自测试引擎在所述功能测试过程之前执行所述高速缓冲存储器的非功能测试；以及
扫描控制器，所述扫描控制器根据来自所述内建自测试引擎的结果来设置另外一个或多个所述熔丝。
7.如权利要求6中所述的处理单元，其中所述控制逻辑通过检查所述熔丝的可用性进一步确定对所述缺陷位置的修复是可能的。
8.如权利要求6中所述的处理单元，其中所述熔丝是软熔丝。
9.如权利要求6中所述的处理单元，其中所述缺陷数据包括错误并发位和缺陷地址。
10.如权利要求6中所述的处理单元，其中所述控制逻辑包括跟踪阵列以在所述功能测试过程期间存储所述缺陷数据。
11.一种计算机***，所述计算机***包括：
一个或多个处理程序指令的处理器；
***存储设备；以及
高速缓冲存储器，所述高速缓冲存储器连接到所述一个或多个处理器中的至少一个处理器并且连接到所述***存储设备以便暂时存储由所述一个或多个处理器使用的值，所述高速缓冲存储器包括一个或多个冗余元件的阵列；以及
控制逻辑，所述控制逻辑以正常的处理模式运行所述一个或多个处理器以执行利用所述高速缓冲存储器的功能测试过程，在所述功能测试过程期间收集缺陷数据，使用所述缺陷数据标识所述高速缓冲存储器中的缺陷的位置，以及通过设置多个熔丝中的一个熔丝来修复所述缺陷，所述熔丝将对所述位置的访问请求重新选路至所述冗余元件中的一个冗余元件；
内建自测试引擎，所述内建自测试引擎在所述功能测试过程之前执行所述高速缓冲存储器的非功能测试；以及
扫描控制器，所述扫描控制器根据来自所述内建自测试引擎的结果来设置另外一个或多个所述熔丝。
12.如权利要求11中所述的计算机***，其中所述控制逻辑包括跟踪阵列以在所述功能测试过程期间存储所述缺陷数据。
13.如权利要求11中所述的计算机***，其中所述控制逻辑包括：
扫描控制器，所述扫描控制器用于设置所述熔丝；以及
扫描通信控制器，所述扫描通信控制器用于使用所述缺陷数据来标识所述缺陷的位置。
14.如权利要求11中所述的计算机***，还包括将测试软件从外部测试单元传送到所述控制逻辑的接口端口。
15.如权利要求14中所述的计算机***，其中所述测试软件用作低级内核，所述低级内核使用基于随机种子的测试模式产生引起所述高速缓冲存储器中变化的业务负荷的随机存取序列。
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PB01 Publication
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WD01 Invention patent application deemed withdrawn after publication

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