CN1932442B

CN1932442B - 一种适用于光纤陀螺的分频装置

Info

Publication number: CN1932442B
Application number: CN 200610113626
Authority: CN
Inventors: 张春熹; 潘雄; 宋凝芳; 金靖; 李立京
Original assignee: Beihang University
Current assignee: Beihang University
Priority date: 2006-10-10
Filing date: 2006-10-10
Publication date: 2010-04-21
Anticipated expiration: 2026-10-10
Also published as: CN1932442A

Abstract

本发明公开了一种适用于光纤陀螺的分频装置，由一个FPGA处理器芯片、分频系数产生器和晶体振荡器构成；晶体振荡器输出的晶振频率Clk_in端与FPGA处理器的时钟输入CLKIN端联接，分频系数产生器将产生的分频系数输出给FPGA处理器芯片的配置文件，保存在EPROM中。本发明是利用一现场可编程逻辑阵列(FPGA)配合片外一晶振电路，完成单轴、双轴以至三轴陀螺的分频工作。它区别于通讯***的分频，在于事先不知道与它连接的光路特征频率情况下，在装配完成后以一定的精度逼近特征频率，从而保证光纤陀螺的性能。

Description

一种适用于光纤陀螺的分频装置

技术领域

本发明涉及一种适用于光纤陀螺的分频装置，该装置是利用了FPGA(现场可编程逻辑阵列)内置的数字时钟管理资源。

背景技术

干涉型光纤陀螺是一种测量角速度的仪器，其硬件包括光源1、耦合器2、Y波导3、光纤环4、探测器5和信号处理装置6组成(请参见图1所示)。所述的信号处理装置6包括用于检测探测器5输出的光功率信号的检测电路61、A/D转换器62、中心处理器63、D/A转换器64和放大调理电路65组成(请参见图2所示)。其中心处理器63可以由DSP实现、也可以由FPGA实现、也可以由DSP+FPGA实现。干涉型光纤陀螺对角速度的测量是通过在光纤环4中传播的两束相向的光在光纤陀螺自身的转动中，引起的非互易相位差的大小来表征的。陀螺是敏感相对于惯性空间角运动的装置。它作为一种重要的惯性敏感器，用于测量运载体的姿态角和角速度，是构成惯性***的核心器件。应用在飞行器导航、舰船导航和陆用导航中。

干涉型光纤陀螺环形干涉仪中，光波在Y波导3和耦合器2之间的两路光路的群传输时间之差倒数的二分之一称为光纤陀螺的本征频率(eigen frequency)。光纤陀螺最小互易性结构的光功率响应是一个***的余弦函数，为了获得较高的灵敏度，故给该信号施加一个偏置，使之工作在一个响应斜率不为零的点附近。而Y波导3中的寄生非线性或振幅调制可能会削弱偏置的质量。在Y波导3非线性的情况下，一种简单的解决方法是使光纤陀螺环工作在本征频率(或其奇次谐波)上，因此，光纤陀螺的信号处理装置6通常都是基于其本征频率来设计其控制时序的。

由于实际光纤环4绕制时，受四极对称绕环技术、光纤张力控制技术以及装配等因素的制约，不可能使生产出来的光纤环，具有相同的长度，从而具有相同的本征频率，而是大致在一定的范围，这个数值范围是由光纤陀螺精度指标来决定的。为方便调试和批量生产，信号处理装置6的时序产生模块必须能在不改动硬件的前提下，跟踪由光纤环4上的光纤长度决定的光纤陀螺本征频率。目前，一般采用分立的锁相环(PLL)电路配合逻辑器件来实现特定的晶振频率到光纤陀螺本征频率的小数分频；也有的采用专用的数字频率综合器件(DFS)来完成同样的工作。这两种实现方式增加了光纤陀螺体积，不适用于微小型光纤陀螺的生产和应用，同时也加大了光纤的生产成本。

发明内容

本发明的目的是提供一种适用于光纤陀螺的分频装置，该分频装置通过采用分频系数产生器输出的不同分频系数、晶体振荡器输出的晶振频率与FPGA片内时钟管理资源的适配，获得不同频率条件下的光纤陀螺的分频，有效地改善了光纤陀螺的体积，使光纤陀螺向微小型结构发展，扩大了光纤陀螺的应用范围。

本发明是一种适用于光纤陀螺的分频装置，由一个FPGA处理器芯片、分频系数产生器和晶体振荡器构成；晶体振荡器输出的晶振频率Clk_in端与FPGA处理器的时钟输入CLKIN端联接，分频系数产生器将产生的分频系数M_n、D_n、Z_n输出给FPGA的配置文件，保存在EPROM中。

所述分频系数产生器用于实现对读取的

(a)光纤陀螺正常工作时的工作参数；和

(b)FPGA芯片的性能参数；

依据参数分频

进行分频处理，获得分频系数M、D、Z；并对所述分频系数M、D、Z与光纤陀螺组合模式进行匹配，并将匹配后的分频系数M_n、D_n、Z_n输出给FPGA的配置文件，保存在EPROM中；

所述FPGA处理器用于接收

(a)所述分频系数产生器输出的匹配后的分频系数M_n、D_n、Z_n；和

(b)所述晶体振荡器输出的晶振频率；

并利用所述FPGA芯片的片内时钟资源与其接收的信息进行片内分级分频处理、整形后，输出

(c)时钟AD_CLK给A/D转换器(62)作为A/D转换器(62)采样时钟信号；和

(d)为中心处理器(63)提供与所述光纤陀螺组合模式匹配的时序控制信号。

所述光纤陀螺的分频装置，其光纤陀螺组合模式有单轴光纤陀螺、双轴光纤陀螺组合和三轴光纤陀螺组合。

本发明光纤陀螺分频装置的优点在于：(1)在同一片FPGA内完成时序产生和数字信号处理，简化了硬件设计，减小了检测电路的制造成本、面积和功耗，而且借助于与数字时钟管理器配套的零延时专用时钟线，可以提高检测电路的可靠性和速度，有利于检测电路小型化，尤其对三轴光纤陀螺组合；(2)采用在同一片FPGA内完成时序控制减小了高频时钟信号对微弱模拟信号的干扰；(3)根据选取的FPGA芯片内时钟管理器资源数量和光纤陀螺精度要求，可以通过分频系数产生器给出最佳时序结构，同时很方便的进行时钟运行状态的监控和时钟管制；(4)通过一晶体振荡器输出的晶振频率与分频系数产生器给出最佳时序结构可以任意构造出不同光纤陀螺的分频，适应性强。

附图说明

图1是常规光纤陀螺的结构框图。

图2是常规信号处理装置的结构框图。

图3是本发明分频系数产生器的结构简图。

图4是本发明三轴光纤陀螺组合的分频逻辑图。

图5是本发明单轴光纤陀螺的分频逻辑结构框图。

图6A是本发明三轴光纤陀螺的小数分频部分逻辑结构框图。

图6B是本发明三轴光纤陀螺的整数分频部分逻辑结构框图。

具体实施方式

下面将结合附图和实施例对本发明作进一步的详细说明。

本发明是一种适用于光纤陀螺的分频装置，由一个FPGA处理器芯片(在本发明中主要是利用FPGA芯片的片内时钟资源，该芯片选取Xilinx公司的ViltexII、ViltexII Pro系列芯片)、分频系数产生器和晶体振荡器构成；晶体振荡器输出的晶振频率Clk_in端与FPGA处理器的时钟输入CLKIN端联接(参见图3所示)，分频系数产生器将产生的分频系数M_n、D_n、Z_n输出给FPGA的配置文件(实现相关文件的配置)，保存在EPROM中(无图，这是一个常用技术手段)。FPGA处理器芯片具有优越的时钟资源，可以将其片内的时钟资源按照所需分频技术要求，细化出多个具有实现相同功能的数字时钟管理器、触发器。而FPGA处理器芯片是光纤陀螺自身的中心处理器的主控芯片(参见图2所示)，这样的分频装置利用了光纤陀螺的资源，有效地降低了光纤陀螺的制造成本，同时也使光纤陀螺的体积得到减小创造了条件。

所述分频系数产生器用于实现对读取的(a)光纤陀螺正常工作时的工作参数(本征频率、A/D转换器的采样频率，其中，A/D转换器的采样频率参见所选取器件的说明书得到；本征频率是通过信号发生器和示波器测量得到)和(b)FPGA芯片的性能参数(数字时钟管理器的个数、分频系数范围、输入输出频率范围，可以参见所选取FPGA芯片的说明书中得到)，依据参数分频

(式中，f_p为参数分频，f₀为晶体振荡器产生的晶体频率，M为FPGA片内的数字时钟管理器的倍频系数，D为FPGA片内的数字时钟管理器的分频系数，n为分频级数，Z为整数分频系数，S为采样点数。)进行分频处理，获得分频系数M、D、Z；并对所述分频系数M、D、Z与光纤陀螺组合模式(光纤陀螺组合模式有单轴光纤陀螺、双轴光纤陀螺，和三轴光纤陀螺，根据选用的光纤陀螺不同，其在工作时读取的参数也不同)进行匹配，并将匹配后的分频系数M_n、D_n、Z_n输出给FPGA的配置文件，保存在EPROM中；EPROM中寄存的分频系数M_n、D_n、Z_n根据光纤陀螺正常工作时，FPGA处理器应当执行的工作模式进行时序控制。FPGA处理器的数字时钟管理器的硬件结构是FPGA处理器生产厂家的技术，不属于本发明专利申请的内容，而本发明是利用FPGA芯片上的片内时钟资源进行分频系数的适配。

所述FPGA接收(a)分频系数产生器输出的匹配后的分频系数M_n、D_n、Z_n和

(b)晶体振荡器输出的晶振频率，并对其进行片内分级分频处理、整形。

在本发明中，当选取的光纤陀螺是单轴光纤陀螺时，其分频装置中采用的分频系数产生器读取(a)单轴光纤陀螺正常工作时的工作参数(本征频率f_p、采样频率、本征频率最大允许误差)；和(b)FPGA处理器芯片的性能参数(数字时钟管理器的个数、分频系数范围、输入输出频率范围)；并依据参数分频

进行分频处理，获得分频系数M、D、Z；并对所述分频系数M、D、Z与单轴光纤陀螺进行匹配，并将匹配后的分频系数M₁、D₁、M₂、D₂、Z输出给FPGA；FPGA将接收(a)分频系数产生器输出的匹配后的分频系数M₁、D₁、M₂、D₂、Z和(b)晶体振荡器输出的晶振频率Clk-in，并对其进行片内分级分频处理、整形。其片内分级分频处理、匹配过程为：

请参见图5所示，第一级小数分频单元由数字时钟管理器A U1构成。第二级小数分频单元由数字时钟管理器B U2、移位寄存器A N1和反相器A A1构成。整数分频单元由反相器B A2、反相器C A3、反相器D A4、触发器A B1、触发器B B2、触发器C B3、触发器D B4构成，其光纤环4的光纤长度约350m和A/D转换器62的采样频率AD_CLK输出约为9M。整数分频单元所需的反相器、触发器的个数是根据光纤环4的长度和A/D转换器62的采样频率AD_CLK决定的，对中低精度光纤陀螺如光纤长度在100m～300m采用1个反相器、2个触发器；300m～500m采用2～3个反相器、3～4个触发器。

单轴光纤陀螺***上电后，数字时钟管理器A U1的时钟输入端CLKIN与晶体振荡器产生晶振频率的输出端Clk-in导通，复位端RST与单轴光纤陀螺***的全局复位信号端RESET导通，数字时钟管理器A U1对从clk-in端接收的晶振频率依据第一级小数分频进行分频处理后输出给移位寄存器A N1、数字时钟管理器B U2；数字时钟管理器A U1的输出频率端CLKFX稳定时，锁定信号端LOCKED置高。移位寄存器A N1对从锁定信号端LOCKED接收的信号进行延时(此处延时为第一级小数分频输出周期的16倍)处理后经反相器A A1输出给数字时钟管理器B U2(作为数字时钟管理器B U2的复位信号)；数字时钟管理器B U2的时钟输入端CLKIN与数字时钟管理器A U1的输出频率端CLKFX导通，复位端RST与反相器A A1的输出端导通，数字时钟管理器B U2对接收的第一级小数分频CLKFX_U1进行第二级小数分频进行分频处理后输出给整数分频单元的触发器A B1和触发器D B4；整数分频单元中的多个反相器、多个触发器分别接收由FPGA片内输出的时钟选通端SWTCH，用于决定整数分频单元是否向中心处理器63输出时序控制信号；所述触发器D B4用于对接收的第二级小数分频CLKFX_U2进行时钟整形处理后输出给A/D转换器62的时钟输入端AD_CLK。触发器A B1对接收的第二级小数分频CLKFX_U2进行第一次二分频处理后输出第一次二分频信息B1给触发器B B2，触发器B B2对接收的第一次二分频信息B₁进行第二次二分频处理后输出第二次二分频信息B₂给触发器C B3，触发器C B3对接收的第二次二分频信息B₂进行第三次二分频处理后输出第三次二分频信息B₃给触发器D B4，触发器D B4对接收的第三次二分频信息B₃进行整形处理后输出给A/D转换器62的时钟输入端AD_CLK，同时为中心处理器63(在本发明中采用一个FPGA处理器芯片作为中心处理器)提供时序控制信号。

对于单轴光纤陀螺的分频工作流程为：光纤陀螺光路装配好后，通过信号发生器和示波器测量得到本征频率，并将测得本征频率输入到分频系数产生器(实际为一公知计算机上安装一软件实现)中依据进行两级小数分频和多级整数分频处理后，输出分频系数给FPGA的EPROM中存储。然后，单轴光纤陀螺上电工作时，利用存储在EPROM中的分频系数进行触发不同的片内单元(第一级小数分频单元、第二级小数分频单元和整数分频单元)产生控制FPGA的时序，从而实现单轴光纤陀螺的分频。

本发明中的单轴光纤陀螺的分频，其中，U1、U2、A1、A2、A3、A4、B1、B2、B3、B4和N1都是FPGA芯片内的基本逻辑单元。U1和U2为数字时钟管理器，负责完成从“Clk_in”到“CLK_NET”的小数分频，分频系数由配套的分频系数产生器根据测量的光纤陀螺特征频率及本发明采用的硬件结构(FPGA芯片、晶体振荡器)计算得到；N1为移位寄存器，用来完成在U1输出频率稳定后可靠地对U2进行复位；B为触发器，用来完成对“CLK_NET”的2的整数倍分频，输出即为所需要的A/D采样时钟频率，等于光纤陀螺特征频率乘以周期采样点数。

请参见图4所示，这是一个三轴光纤陀螺组合的分频逻辑图。对于第一级小数分频采用三轴共用一个分频单元形式，第二级小数分频与整数分频采用各轴独立分频方法完成。

请参见图6A、图6B所示，这是一个三轴光纤陀螺组合的分频逻辑结构框图。第一级小数分频单元由数字时钟管理器C U11构成。第二级小数分频单元由数字时钟管理器D U12、数字时钟管理器E U13、数字时钟管理器F U14、移位寄存器BN11和反相器E A11构成。整数分频单元包括X轴分频单元、Y轴分频单元、Z轴分频单元，其中，X轴分频单元由反相器F A12、反相器G A13、反相器H A14、触发器E B11、触发器F B12、触发器G B13、触发器H B14构成；Y轴分频单元反相器I A22、反相器J A23、反相器K A24、触发器I B21、触发器J B22、触发器K B23、触发器L B24构成；Z轴分频单元由反相器LA32、反相器M A33、反相器N A34、触发器M B31、触发器N B32、触发器O B33、触发器P B34、构成，其每个轴上的光纤环4的光纤长度约350m和A/D转换器62的采样频率AD_CLK输出约为9M。整数分频单元所需的反相器、触发器的个数是根据光纤环4的长度和A/D转换器62的采样频率AD_CLK决定的，对中低精度光纤陀螺如光纤长度在100m～300m采用1个反相器、2个触发器；300m～500m采用2～3个反相器、3～4个触发器。

三轴光纤陀螺组合***上电后，数字时钟管理器C U11的时钟输入端CLKIN与晶体振荡器产生晶振频率的输出端Clk-in导通，复位端RST与三轴光纤陀螺组合***的全局复位信号端RESET导通，数字时钟管理器C U11对从Clk-in端接收的晶振频率依据第一级小数分频

进行分频处理后分别输出给移位寄存器B N11、数字时钟管理器D U12(X轴)、数字时钟管理器E U13(Y轴)、数字时钟管理器F U14(Z轴)；数字时钟管理器C U11的输出频率端CLKFX稳定时，锁定信号端LOCKED置高。移位寄存器B N11对从锁定信号端LOCKED接收的信号进行延时(此处延时为第一级小数分频

输出周期的16倍)处理后经反相器E A11分别输出给数字时钟管理器D U12、数字时钟管理器E U13、数字时钟管理器F U14(作为数字时钟管理器D U12、数字时钟管理器E U13、数字时钟管理器F U14的复位信号)；数字时钟管理器D U12对接收的第一级小数分频CLKFX_U1进行第二级小数分频进行分频处理后，输出给整数分频单元的触发器E B11和触发器H B14；整数分频单元中的多个反相器、多个触发器分别接收由FPGA片内输出的时钟选通端SWTCH，用于决定整数分频单元是否向中心处理器63输出时序控制信号；触发器E B11对接收的第二级小数分频CLKFX_U2X进行第一次二分频处理后输出第一次二分频信息B₁₁给触发器F B12，触发器F B12对接收的第一次二分频信息B₁₁进行第二次二分频处理后输出第二次二分频信息B₁₂给触发器G B13，触发器G B13对接收的第二次二分频信息B₁₂进行第三次二分频处理后输出第三次二分频信息B₁₃给触发器H B14；触发器H B14利用接收的第二级小数分频CLKFX_U2X对接收的第三次二分频信息B₁₃进行整形处理后，输出给A/D转换器62的时钟输入端AD_CLK，作为A/D转换器62的采样时钟信号，同时为中心处理器63提供X轴的时序控制信号。这是三轴光纤陀螺组合***中的X轴的整数分频过程，其它的Y轴和Z轴的整数分频是相同的。

数字时钟管理器E U13对接收的第一级小数分频CLKFX_U1进行第二级小数分频

进行分频处理后输出给整数分频单元的触发器I B21和触发器L B24；

数字时钟管理器F U14对接收的第一级小数分频CLKFX_U1进行第二级小数分频

进行分频处理后输出给整数分频单元的触发器M B31和触发器P B34；

(参见图6B所示)即(Y轴整数分频)触发器I B21对接收的第二级小数分频CLKFX_U2Y进行第一次二分频处理后输出第一次二分频信息B₂₁给触发器J B22，触发器J B22对接收的第一次二分频信息B₂₁进行第二次二分频处理后输出第二次二分频信息B₂₂给触发器K B23，触发器K B23对接收的第二次二分频信息B₂₂进行第三次二分频处理后输出第三次二分频信息B₂₃给触发器L B24，触发器L B24利用接收的第二级小数分频CLKFX_U2Y对接收的第三次二分频信息B₂₃进行整形处理后，输出给A/D转换器62的时钟输入端AD_CLK，同时为中心处理器63提供Y轴时序控制信号。(Z轴整数分频)触发器M B31对接收的第二级小数分频CLKFX_U2Z进行第一次二分频处理后输出第一次二分频信息B₃₁给触发器N B32，触发器NB32对接收的第一次二分频信息B₃₁进行第二次二分频处理后输出第二次二分频信息B₃₂给触发器O B33，触发器O B33对接收的第二次二分频信息B₃₂进行第三次二分频处理后输出第三次二分频信息B₃₃给触发器P B34，触发器P B34利用接收的第二级小数分频CLKFX_U2Z对接收的第三次二分频信息B₃₃进行整形处理后，输出给A/D转换器62的时钟输入端AD_CLK，同时为中心处理器63提供Z轴时序控制信号。

对于三轴光纤陀螺组合的分频工作流程为：光纤陀螺光路装配好后，通过信号发生器和示波器测量得到三轴的本征频率，并将测得本征频率输入到分频系数产生器(实际为一公知计算机上安装一软件实现)中依据

进行两级小数分频和多级整数分频处理后，输出分频系数给FPGA的EPROM中存储。然后，三轴光纤陀螺组合上电工作时，利用存储在EPROM中的分频系数进行触发不同的片内单元(第一级小数分频单元、第二级小数分频单元和整数分频单元)产生控制FPGA的时序，从而实现三轴光纤陀螺组合的分频。

对于三轴光纤陀螺组合实际上是将第一级小数分频单元为共同，而第二级小数分频单元和整数分频单元则根据陀螺的各轴进行分频，从而实现三轴光纤陀螺组合的分频。

本发明适用于光纤陀螺的分频装置，是利用一现场可编程逻辑阵列(FPGA)配合片外一晶振电路，完成单轴、双轴以至三轴陀螺的分频工作。它的优点之一，也是它区别于通讯***的分频，在于事先不知道与它连接的光路特征频率情况下，在装配完成后以一定的精度逼近特征频率，从而保证光纤陀螺的性能。对时钟设计而言，早期的光纤陀螺是使用分立的锁相环(PLL)来实现特定的晶振频率到光纤环特征频率的小数分频。使用FPGA芯片内置的数字时钟管理器(DCM)不仅可以减小检测电路的成本、面积和功耗，而且借助于与DCM配套的零延时专用时钟线，可以提高检测电路的可靠性和速度。

Claims

1.一种适用于光纤陀螺的分频装置，包括FPGA处理器，其特征在于：还包括分频系数产生器、晶体振荡器；

所述分频系数产生器用于实现对读取的(a)光纤陀螺正常工作时的工作参数；和(b)FPGA芯片的性能参数；

依据参数分频

式中，f_p为参数分频，f₀为晶体振荡器产生的频率，M为FPGA片内的数字时钟管理器的倍频系数，D为FPGA片内的数字时钟管理器的分频系数，n为分频级数，Z为整数分频系数，S为采样点数；

所述FPGA处理器用于接收(a)所述分频系数产生器输出的匹配后的分频系数M_n、D_n、Z_n；和(b)所述晶体振荡器输出的晶振频率；

并利用所述FPGA芯片的片内时钟资源与其接收的信息进行片内分级分频处理、整形后，输出(c)时钟AD_CLK给A/D转换器(62)作为A/D转换器(62)采样时钟信号；和(d)为中心处理器(63)提供与所述光纤陀螺组合模式匹配的时序控制信号；

所述FPGA处理器的片内时钟资源与其接收信息的片内分级分频为：

数字时钟管理器C(U11)的时钟输入端CLKIN与晶体振荡器产生晶振频率的输出端Clk-in导通，复位端RST与三轴光纤陀螺组合的全局复位信号端RESET导通，数字时钟管理器C(U11)对从clk-in端接收的晶振频率依据第一级小数分频

进行分频处理后分别输出给移位寄存器B(N11)、数字时钟管理器D(U12)、数字时钟管理器E(U13)、数字时钟管理器F(U14)；

数字时钟管理器C(U11)的输出频率端CLKFX稳定时，锁定信号端LOCKED置高；

移位寄存器B(N11)对从锁定信号端LOCKED接收的信号进行延时处理后经反相器E(A11)分别输出给数字时钟管理器D(U12)、数字时钟管理器E(U13)、数字时钟管理器F(U14)；

数字时钟管理器D(U12)对接收的第一级小数分频CLKFX_U1进行第二级小数分频进行分频处理后输出给整数分频单元的触发器E(B11)和触发器H(B14)；

触发器E(B11)对接收的第二级小数分频CLKFX_U2X进行第一次二分频处理后输出第一次二分频信息B₁₁给触发器F(B12)，触发器F(B12)对接收的第一次二分频信息B₁₁进行第二次二分频处理后输出第二次二分频信息B₁₂给触发器G(B13)，触发器G(B13)对接收的第二次二分频信息B₁₂进行第三次二分频处理后输出第三次二分频信息B₁₃给触发器H(B14)；

触发器H(B14)利用接收的第二级小数分频CLKFX_U2X对接收的第三次二分频信息B₁₃进行整形处理后，输出给A/D转换器(62)的时钟输入端AD_CLK作为A/D转换器(62)的采样时钟信号，同时为中心处理器(63)提供时序控制信号；

数字时钟管理器E(U13)对接收的第一级小数分频CLKFX_U1进行第二级小数分频进行分频处理后输出给整数分频单元的触发器I(B21)和触发器L(B24)；

触发器I(B21)对接收的第二级小数分频CLKFX_U2Y进行第一次二分频处理后输出第一次二分频信息B₂₁给触发器J(B22)，触发器J(B22)对接收的第一次二分频信息B₂₁进行第二次二分频处理后输出第二次二分频信息B₂₂给触发器K(B23)，触发器K(B23)对接收的第二次二分频信息B₂₂进行第三次二分频处理后输出第三次二分频信息B₂₃给触发器L(B24)；

触发器L(B24)利用接收的第二级小数分频CLKFX_U2Y对接收的第三次二分频信息B₂₃进行整形处理后，输出给A/D转换器(62)的时钟输入端AD_CLK作为A/D转换器(62)的采样时钟信号，同时为中心处理器(63)提供时序控制信号；

数字时钟管理器F(U14)对接收的第一级小数分频CLKFX_U1进行第二级小数分频进行分频处理后输出给整数分频单元的触发器M(B31)和触发器P(B34)；

触发器M(B31)对接收的第二级小数分频CLKFX_U2Z进行第一次二分频处理后输出第一次二分频信息B₃₁给触发器N(B32)，触发器N(B32)对接收的第一次二分频信息B₃₁进行第二次二分频处理后输出第二次二分频信息B₃₂给触发器O(B33)，触发器O(B33)对接收的第二次二分频信息B₃₂进行第三次二分频处理后输出第三次二分频信息B₃₃给触发器P(B34)；

触发器P(B34)利用接收的第二级小数分频CLKFX_U2Z对接收的第三次二分频信息B₃₃进行整形处理后，输出给A/D转换器(62)的时钟输入端AD_CLK作为A/D转换器(62)的采样时钟信号，同时为中心处理器(63)提供时序控制信号。

2.根据权利要求1所述的光纤陀螺的分频装置，其特征在于：光纤陀螺组合模式有三轴光纤陀螺组合。