CN1928984A - 用于一显示装置的移位寄存器阵列及其布局方式 - Google Patents
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Abstract
本发明是用于一显示装置的移位寄存器阵列及其布局方式。移位寄存器阵列包含多个串联移位寄存器，每一个移位寄存器具有一第一时钟输入端与一第二时钟输入端，以及一第一时钟总线。该些移位寄存器中的一特定移位寄存器的该第一时钟输入端连接至该第一时钟总线，该特定移位寄存器的次一级移位寄存器的该第二时钟输入端连接至该特定移位寄存器的该第一时钟输入端。
Description
技术领域
本发明涉及一种用于一显示装置的移位寄存器阵列及其布局方式，特别涉及一种可节省布局面积的移位寄存器阵列及其布局方式。
背景技术
薄膜晶体管液晶显示器由一像素阵列构成，像素阵列包含许多像素，每一像素均至少包含一薄膜晶体管，以控制像素的发光。欲驱动薄膜晶体管，则需要在薄膜晶体管的栅极与源极施加控制信号，一般而言，控制信号需通过一移位寄存器(shift register)电路暂存，而在适当时刻施加到薄膜晶体管的栅极与源极。
一个现有的移位寄存器电路包含四个输入端以及一个输出端。输入端包含电压输入端、起始信号端、第一时钟输入端以及第二时钟输入端。电压输入端接收一直流参考电压(VSS)，起始信号端接收一起始脉冲(start pulse，ST)，第一时钟输入端与第二时钟输入端分别接收一时钟信号(CK)及一反相时钟信号(XCK)。输出端则输出一方波信号。ST用来触发移位寄存器电路动作。输出信号除了电性连结至薄膜晶体管，以控制像素的发光外，亦可作为下一级移位寄存器的ST。
在薄膜晶体管液晶显示器中，移位寄存器的操作通常必须符合下列规则：前一级移位寄存器电路的第一时钟输入端和后一级移位寄存器电路的第一时钟输入端，必须分别接收CK与XCK，意即若前一级移位寄存器电路的第一时钟输入端接收CK，则后一级移位寄存器电路的第一时钟输入端接收XCK，前一级移位寄存器电路的第二时钟输入端接收XCK，后一级移位寄存器电路的第二时钟输入端接收CK。
因为上述规则而在布局(layout)产生的跨线在跨线区域会产生寄生效应，例如寄生电容，而影响信号传递。同时移位寄存器电路的布局必须尽量紧凑，整个面板的设计宽裕度才能够提升，并可降低布局所占面积的成本。
图1绘示一现有的移位寄存器电路布局，其中每个移位寄存器电路都必须要藉由三条信号线连接到总线11接收信号，该总线11包含VSS线111、CK线112及XCK线113。以移位寄存器电路101为例，其包含电压输入端1011、第一时钟输入端1012、第二时钟输入端1013、起始信号端1014以及输出端1015。电压输入端1011连接到VSS线111，第一时钟输入端1012连接到CK线112，第二时钟输入端1013连接到XCK线113，起始信号端1014则接收一ST 114，输出端1015则输出一方波115。类似地，移位寄存器102的电压输入端1021连接到VSS线111，第一时钟输入端1022连接到CK线112，第二时钟输入端1023连接到XCK线113，起始信号端1024则连接输出端1015，输出端1025则输出一方波125。
由图1可见，每一个移位寄存器电路的布局，需要保留足够的空间给总线11，同时每一个移位寄存器电路连接到总线11时，会在总线11上造成多个耦合(coupling)点，每一个耦合点即代表会产生一个寄生电容，而影响信号传递至移位寄存器。
因此，一个减少布局空间，并且减少寄生效应的移位寄存器电路的布局，即为产业界所需要。
发明内容
本发明的目的在提供一种移位寄存器阵列(shift register)，包含多个串联移位寄存器以及一第一时钟总线。该些串联移位寄存器中，每一个移位寄存器具有一第一时钟输入端与一第二时钟输入端。该些移位寄存器中的一特定移位寄存器的该第一时钟输入端连接至该第一时钟总线，该特定移位寄存器的次一级移位寄存器的该第二时钟输入端连接至该特定移位寄存器的该第一时钟输入端。
本发明的另一目的在提供一种显示装置，包含一像素阵列，多个串联移位寄存器，以及一第一时钟总线。该些串联移位寄存器中，每一个移位寄存器用以驱动该像素阵列的一像素，且具有一第一时钟输入端与一第二时钟输入端。该些移位寄存器中的一特定移位寄存器的该第一时钟输入端连接至该第一时钟总线，该特定移位寄存器的次一级移位寄存器的该第二时钟输入端连接至该特定移位寄存器的该第一时钟输入端。
本发明的又一目的在提供一种用于一移位寄存器阵列的布线方法，该移位寄存器阵列包含多个串联移位寄存器及一第一时钟总线，每一个移位寄存器具有一第一时钟输入端与一第二时钟输入端，该方法包含下列步骤：连接该些移位寄存器中的一特定移位寄存器的该第一时钟输入端至该第一时钟总线；以及连接该特定移位寄存器的次一级移位寄存器的该第二时钟输入端至该特定移位寄存器的该第一时钟输入端。
本发明具有减少布局空间，并且减少移位寄存器电路布局的寄生效应的优点。
在参阅图式及随后描述的实施方式后，该技术领域具有通常知识者便可了解本发明的其它目的，以及本发明的技术手段及实施态样。
附图说明
图1是现有的移位寄存器电路布局；
图2是本发明的第一实施例；
图3是本发明的第二实施例；
图4是本发明的第三实施例；以及
图5是本发明的第四实施例。
附图符号说明
201移位寄存器 202移位寄存器
2011电压输入端 2012第一时钟输入端
2013第二时钟输入端 2014起始信号端
2015输出端 2021电压输入端
2022第一时钟输入端 2023第二时钟输入端
2024起始信号端 2025输出端
211 VSS线 212 CK线
213 XCK线
301移位寄存器 302移位寄存器
3011电压输入端 3012第一时钟输入端
3013第二时钟输入端 3014起始信号端
3015输出端 3021电压输入端
3022第一时钟输入端 3023第二时钟输入端
3024起始信号端 3025输出端
311 VSS线 312 CK线
313 XCK线
501移位寄存器 502移位寄存器
503移位寄存器 504移位寄存器
具体实施方式
图2描绘利用本发明以布局一移位寄存器阵列的第一实施例，本实施例可与一像素阵列结合，包含于一显示装置，例如薄膜晶体管液晶显示器。如图2所示，该移位寄存器阵列中的特定移位寄存器为一移位寄存器201，该移位寄存器201包含一电压输入端2011、一第一时钟输入端2012、一第二时钟输入端2013、一起始信号端2014以及一输出端2015。该电压输入端2011连接至一VSS线211，该第一时钟输入端2012连接至一CK线212，该第二时钟输入端2013连接至一XCK线213，该起始信号端2014接收一ST 214，该输出端2015输出一方波215。
该移位寄存器201的次一级移位寄存器202同样包含一电压输入端2021、一第一时钟输入端2022、一第二时钟输入端2023、一起始信号端2024以及一输出端2025。该电压输入端2021连接至该VSS线211，该第一时钟输入端2022连接至该XCK线213，该第二时钟输入端2023连接至该移位寄存器201的该第一时钟输入端2012，该起始信号端2024接收该移位寄存器201产生的该方波215，该输出端2025输出一方波225。
第一实施例的移位寄存器阵列包含的其它移位寄存器依照上述布局规则以串联方式互相连结，若该移位寄存器阵列包含的移位寄存器数目为奇数，距离该移位寄存器201最远端的移位寄存器，即该移位寄存器阵列的最后一个移位寄存器，其第一时钟输入端连结至CK线212；若该移位寄存器阵列包含的移位寄存器数目为偶数，距离该移位寄存器201最远端的移位寄存器，即该移位寄存器阵列的最后一个移位寄存器，其第一时钟输入端连结至XCK线213。
本实施例藉由在移位寄存器阵列的中间部分布局线路连结，可以减低移位寄存器连结至总线时产生的耦合点数目，由图2可知，每两个相邻的移位寄存器连结至总线时，仅共产生五个耦合点。
图3描绘利用本发明以布局一移位寄存器阵列的第二实施例，本实施例可与一像素阵列结合，包含于一显示装置，例如薄膜晶体管液晶显示器。如图3所示，该移位寄存器阵列中的特定移位寄存器为一移位寄存器301，该移位寄存器301包含一电压输入端3011、一第一时钟输入端3012、一第二时钟输入端3013、一起始信号端3014以及一输出端3015。该电压输入端3011连接至一VSS线311，该第一时钟输入端3012连接至一CK线312，该第二时钟输入端3013连接至一XCK线313，该起始信号端3014接收一ST 314，该输出端3015输出一方波315。
该移位寄存器301的次一级移位寄存器302包含一电压输入端3021、一第一时钟输入端3022、一第二时钟输入端3023、一起始信号端3024以及一输出端3025。该电压输入端3021连接至该VSS线211，该第一时钟输入端3022连接至该移位寄存器301的该第二时钟输入端3013，该第二时钟输入端3023连接至该移位寄存器301的该第一时钟输入端3012，该起始信号端3024接收该移位寄存器301产生的该方波315，该输出端3025输出一方波325。
第二实施例的其它移位寄存器依照上述布局规则以串联方式互相连结，由图3可知，本实施例藉由在移位寄存器阵列中布局线路连结，减少了总线所需的空间，同时每一个移位寄存器仅在其中间部分产生一个耦合点，亦减低了因耦合点产生的寄生电容对信号传递造成的影响。
图4描绘利用本发明以布局一移位寄存器阵列的第三实施例，本实施例可与一像素阵列结合，包含于一显示装置，例如薄膜晶体管液晶显示器。除最后一个移位寄存器以外，第三实施例的电路布局与第二实施例大致相同，不再赘述。不同处在于第三实施例的最后一个移位寄存器会与CK线312及XCK线313连结，若该移位寄存器阵列包含的移位寄存器数目为奇数，则该最后一个移位寄存器的第一时钟输入端连结至CK线312，第二时钟输入端连结至XCK线313；若该移位寄存器阵列包含的移位寄存器数目为偶数，则该最后一个移位寄存器的第一时钟输入端连结至XCK线313，第二时钟输入端连结至CK线312。由图4可知，本实施例藉由将移位寄存器阵列的首尾移位寄存器各连结到CK线与XCK线，来减少CK与XCK在移位寄存器阵列传递时，因线路传递造成的延迟效应。
图5描绘利用本发明以布局一移位寄存器阵列的第四实施例，其包含第三实施例的所有线路布局，本实施例可与一像素阵列结合，包含于一显示装置，例如薄膜晶体管液晶显示器。第四实施例更包含将自移位寄存器501起算的每间隔一个的移位寄存器的第一时钟输入端连结至CK线312，例如移位寄存器503。同时将自移位寄存器502起算的每间隔一个的移位寄存器的第一时钟输入端连结至XCK线313，例如移位寄存器504。
本发明的第五实施例为一移位寄存器阵列的布线方法，该移位寄存器阵列所包含的移位寄存器包含一电压输入端、一第一时钟输入端、一第二时钟输入端、一起始信号端以及一输出端。该方法包含下列步骤：连接一特定移位寄存器的该电压输入端至一VSS线；连接该特定移位寄存器的该第一时钟输入端至一CK线；连接该特定移位寄存器的该第二时钟输入端至一XCK线；接收一ST于该特定移位寄存器的该起始信号端；连接该特定移位寄存器的该输出端至次一级移位寄存器的起始信号端；连接次一级移位寄存器的该电压输入端至该VSS线；连接次一级移位寄存器的该第一时钟输入端至该XCK线，连接次一级移位寄存器的该第二时钟输入端至该移位寄存器的该第一时钟输入端，连接次一级移位寄存器的该输出端至再次一级移位寄存器的起始信号端。
第五实施例更可完成第一实施例所包含的所有布线连结。本实施例叙述步骤的顺序仅为例示，并非用以限制本发明。
本发明的第六实施例为一移位寄存器阵列的布线方法，该移位寄存器阵列所包含的移位寄存器包含一电压输入端、一第一时钟输入端、一第二时钟输入端、一起始信号端以及一输出端。该方法包含下列步骤：连接一特定移位寄存器的该第一时钟输入端至一CK线；连接该特定移位寄存器的该第二时钟输入端至一XCK线；连接该特定移位寄存器的次一级移位寄存器的该第一时钟输入端至该特定移位寄存器的该第二时钟输入端，连接该次一级移位寄存器的该第二时钟输入端至该特定移位寄存器的该第一时钟输入端。第六实施例更可完成第二实施例所包含的所有布线连结。本实施例叙述步骤的顺序仅为例示，并非用以限制本发明。
本发明的第七实施例为一移位寄存器阵列的布线方法，第七实施例与第六实施例大致相同，不再赘述。不同处在于第七实施例包含一步骤以连结最后一个移位寄存器至CK线及XCK线。若该移位寄存器阵列包含的移位寄存器数目为奇数，则连结该最后一个移位寄存器的第一时钟输入端至CK线，且连结第二时钟输入端连结至XCK线；若该移位寄存器阵列包含的移位寄存器数目为偶数，则连结该最后一个移位寄存器的第一时钟输入端至XCK线，且连结第二时钟输入端连结至CK线。第七实施例更可完成第三实施例所包含的所有布线连结。本实施例叙述步骤的顺序仅为例示，并非用以限制本发明。
本发明的第八实施例为一移位寄存器阵列的布线方法，其包含第七实施例的所有步骤，更包含下列步骤：将自移位寄存器阵列中，由第一个移位寄存器起算，连接每间隔一个的移位寄存器的第一时钟输入端至CK线；由第二个移位寄存器起算，连接每间隔一个的移位寄存器的第一时钟输入端连结至XCK线。第八实施例更可完成第四实施例所包含的所有布线连结。本实施例叙述步骤的顺序仅为例示，并非用以限制本发明。
上述的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特征，并非用来限制本发明的范畴。任何熟悉此技术者可轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明的权利范围应以申请专利范围为准。
Claims (24)
1.一种移位寄存器阵列，包含：
多个串联移位寄存器，每一个移位寄存器具有一第一时钟输入端与一第二时钟输入端；以及
一第一时钟总线；
其中，该些移位寄存器中的一特定移位寄存器的该第一时钟输入端连接至该第一时钟总线，该特定移位寄存器的次一级移位寄存器的该第二时钟输入端连接至该特定移位寄存器的该第一时钟输入端。
2.如权利要求1所述的移位寄存器阵列，其中，每隔固定数目的移位寄存器的该第一时钟输入端连接至该第一时钟总线。
3.如权利要求1所述的移位寄存器阵列，其中，距离该特定移位寄存器最远端的移位寄存器的该第一时钟输入端及该第二时钟输入端其中之一连接至该第一时钟总线。
4.如权利要求1所述的移位寄存器阵列，更包含一第二时钟总线，该第二时钟总线与该第一时钟总线的时钟信号为反相，其中，该特定移位寄存器的该第二时钟输入端连接至该第二时钟总线。
5.如权利要求4所述的移位寄存器阵列，该特定移位寄存器的次一级移位寄存器的该第一时钟输入端连接至该特定移位寄存器的该第二时钟输入端。
6.如权利要求4所述的移位寄存器阵列，该特定移位寄存器的次一级移位寄存器的该第一时钟输入端连接至该第二时钟总线。
7.如权利要求4所述的移位寄存器阵列，其中，每隔固定数目的移位寄存器的该第二时钟输入端连接至该第二时钟总线。
8.如权利要求4所述的移位寄存器阵列，其中，距离该特定移位寄存器最远端的移位寄存器的该第一时钟输入端及该第二时钟输入端其中之一连接至该第二时钟总线。
9.一种显示装置，包含：
一像素阵列；
多个串联移位寄存器，每一个移位寄存器用以驱动该像素阵列的一像素，且具有一第一时钟输入端与一第二时钟输入端；以及
一第一时钟总线；
其中，该些移位寄存器中的一特定移位寄存器的该第一时钟输入端连接至该第一时钟总线，该特定移位寄存器的次一级移位寄存器的该第二时钟输入端连接至该特定移位寄存器的该第一时钟输入端。
10.如权利要求9所述的显示装置，其中，每隔固定数目的移位寄存器的该第一时钟输入端连接至该第一时钟总线。
11.如权利要求9所述的显示装置，其中，距离该特定移位寄存器最远端的移位寄存器的该第一时钟输入端及该第二时钟输入端其中之一连接至该第一时钟总线。
12.如权利要求9所述的显示装置，更包含一第二时钟总线，该第二时钟总线与该第一时钟总线的时钟信号为反相，其中，该特定移位寄存器的该第二时钟输入端连接至该第二时钟总线。
13.如权利要求12所述的显示装置，该特定移位寄存器的次一级移位寄存器的该第一时钟输入端连接至该特定移位寄存器的该第二时钟输入端。
14.如权利要求12所述的显示装置，该特定移位寄存器的次一级移位寄存器的该第一时钟输入端连接至该第二时钟总线。
15.如权利要求12所述的显示装置，其中，每隔固定数目的移位寄存器的该第二时钟输入端连接至该第二时钟总线。
16.如权利要求12所述的显示装置，其中，距离该特定移位寄存器最远端的移位寄存器的该第一时钟输入端及该第二时钟输入端其中之一连接至该第二时钟总线。
17.一种用于一移位寄存器阵列的布线方法，该移位寄存器阵列包含多个串联移位寄存器及一第一时钟总线，每一个移位寄存器具有一第一时钟输入端与一第二时钟输入端，该方法包含下列步骤：
连接该些移位寄存器中的一特定移位寄存器的该第一时钟输入端至该第一时钟总线；以及
连接该特定移位寄存器的次一级移位寄存器的该第二时钟输入端至该特定移位寄存器的该第一时钟输入端。
18.如权利要求17所述的布线方法，更包含：
连接每隔固定数目的移位寄存器的该第一时钟输入端至该第一时钟总线。
19.如权利要求17所述的布线方法，更包含：
连接距离该特定移位寄存器最远端的移位寄存器的该第一时钟输入端及该第二时钟输入端其中之一至该第一时钟总线。
20.如权利要求17所述的布线方法，该移位寄存器阵列更包含一第二时钟总线，该第二时钟总线与该第一时钟总线的时钟信号为反相，该方法更包含：
连接该特定移位寄存器的该第二时钟输入端至该第二时钟总线。
21.如权利要求20所述的布线方法，更包含：
连接该特定移位寄存器的次一级移位寄存器的该第一时钟输入端至该特定移位寄存器的该第二时钟输入端。
22.如权利要求20所述的布线方法，更包含：
连接该特定移位寄存器的次一级移位寄存器的该第一时钟输入端至该第二时钟总线。
23.如权利要求20所述的布线方法，更包含：
连接每隔固定数目的移位寄存器的该第二时钟输入端至该第二时钟总线。
24.如权利要求20所述的布线方法，更包含：
连接距离该特定移位寄存器最远端的移位寄存器的该第一时钟输入端及该第二时钟输入端其中之一连接至该第二时钟总线。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |