CN1862817B - Nor型快闪存储体及其制造方法 - Google Patents

Abstract

一种NOR型快闪存储体，是由基底、控制栅极、掺杂区、隔离层、隔离结构、浮置栅极、穿隧介电层与栅间介电层所构成。其中，控制栅极以第一方向排列于基底上、掺杂区则以第二方向排列于基底内，并分别与这些多数条控制栅极之基底部分相交。隔离层是位于控制栅极与掺杂区之间，隔离结构则在掺杂区及与控制栅极重叠以外的基底中。而浮置栅极位于隔离层之间的基底与控制栅极间、穿隧介电层位于基底与浮置栅极间、栅间介电层位于控制与浮置栅极间。由于控制栅极和掺杂区交错配置，所以可省去连接漏极区的接触窗面积，且能够使讯号传送距离保持相同。

Description

NOR型快闪存储体及其制造方法

技术领域

本发明是有关于一种快闪存储体，且特别是有关于一种NOR型快闪存储体(NOR-type flash memory)及其制造方法。

背景技术

快闪存储体元件由于具有可多次进行资料的存入、读取、抹除等动作，且存入的资料在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种非挥发性存储体元件。

请参阅图1所示，是习知一种NOR型快闪存储体的俯视图，而图2是图1的II-II’线的剖视图。

请同时参阅图1与图2所示，在基底100内有以y方向交错排列的扩散区102与隔离结构104，且在基底100上有以x方向间隔排列的控制栅极106。而存储胞中的浮置栅极(未绘示)与穿隧介电层(未绘示)则是位于每一个扩散区102与控制栅极106重叠的区域110中。除此之外，在控制栅极106一侧的扩散区102可作为源极区108a、另一侧的扩散区102则可作为漏极区108b。而且，通常同一行的漏极区108b是藉由多个接触窗112外接到一导线(未绘示)。相较下，同一行的源极区108a则如图2所示，是先去除源极区108a中的隔离结构104，再于其中所暴露出的基底100内形成掺杂区114连接同一行的源极区108a，最后再经由设置在两隔离结构104间的一源极拾起线(source pickup line)116及其中的接触窗118外接到一导线(未绘示)，使源极区108a电性导通。

然而，因为上述结构具有很多的接触窗，所以在设计阵列结构时需要预留很多连接漏极区的接触窗面积，导致NOR型快闪存储体的面积无法进一步缩小，而与目前半导体往小型化发展的趋势相违背。

发明内容

本发明的目的就是在提供一种NOR型快闪存储体，以进一步缩小阵列面积，同时使存储体中的每个讯号传送距离保持相同。

本发明的再一目的是提供一种NOR型快闪存储体的制造方法，可与传统工艺相容而不需额外的工艺就能制作出新颖的NOR型快闪存储体。

本发明提出一种NOR型快闪存储体，包括基底、数条控制栅极、数条掺杂区(source/drain doping region)、隔离层、数个隔离结构、多个浮置栅极、穿隧介电层与栅间介电层所构成。其中，控制栅极以第一方向排列于基底上、掺杂区则以第二方向排列于基底内，并分别与这些多数条控制栅极之基底部分相交。再者，隔离层是位于控制栅极和掺杂区之间，该隔离层设置于这些掺杂区上且以该第二方向排列于基底上，隔离结构则位于掺杂区及与控制栅极重叠以外的基底中。而浮置栅极是位于隔离层之间的基底与控制栅极间、穿隧介电层则位于基底与浮置栅极之间、栅间介电层是位于控制栅极与浮置栅极之间。

依照本发明的较佳实施例所述NOR型快闪存储体，更包括设置于两控制栅极之间的源极与漏极连接区(source/drain connecting region)以及分别和前述源极与漏极连接区内的掺杂区相连的接触窗。

依照本发明的较佳实施例所述NOR型快闪存储体，上述的控制栅极与浮置栅极包括多晶硅层、上述的栅间介电层的材质包括介电质-氮化物-介电质(dielectric-nitride-dielectric)、上述的隔离层包括由高密度等离子体(high density plasma，HDP)工艺所形成的材质层。

依照本发明的较佳实施例所述NOR型快闪存储体，更包括位于控制栅极顶部的硅化金属层。另外，还包括数个位于控制栅极与浮置栅极的侧壁的间隙壁。

本发明再提出一种NOR型快闪存储体的制造方法，包括在一基底中形成以一第一方向排列的数条沟渠隔离结构，再在基底上形成一穿隧介电层、在穿隧介电层上形成以一第二方向排列的数条第一导体层，且第一导体层横跨沟渠隔离结构。接着，去除第一导体层之间的穿隧介电层，以暴露出部分沟渠隔离结构，再将暴露出的沟渠隔离结构去除，以暴露出这些沟渠隔离结构底部的基底。随后，进行一离子注入工艺，以在第一导体层之间暴露出的基底内形成数个掺杂区。然后，在第一导体层之间填入一隔离层，并露出第一导体层的顶部，再在基底上形成一栅间介电层覆盖第一导体层，然后在栅间介电层上形成一第二导体层。接着，图案化第二导体层，以形成呈第一方向排列的数条控制栅极，之后藉由控制栅极作为掩模，去除栅间介电层与底下的第一导体层，以形成数个浮置栅极。

依照本发明的较佳实施例所述NOR型快闪存储体的制造方法，上述形成第一导体层的步骤包括先在基底上沉积一第一多晶硅层，再在第一多晶硅层上形成一氮化硅图案层，然后以氮化硅图案层为掩模，蚀刻去除露出的第一多晶硅层。而且，前述氮化硅图案层可在隔离层填入后被去除。

依照本发明的较佳实施例所述NOR型快闪存储体的制造方法，上述在第一导体层之间填入隔离层的步骤包括先利用高密度等离子体工艺在基底上沉积一材质层，再利用化学机械研磨工艺磨除材质层，直到露出第一导体层的顶部。之后，可选择移除部分被磨除的材质层，使材质层的顶部低于第一导体层的顶部，以增加栅极耦合率(gate coupling ratio，GCR)。

依照本发明的较佳实施例所述NOR型快闪存储体的制造方法，上述形成第二导体层的步骤包括形成一第二多晶硅层。

依照本发明的较佳实施例所述NOR型快闪存储体的制造方法，上述形成浮置栅极后更可包括在控制栅极上形成一硅化金属层。此外，上述形成浮置栅极后还可包括在控制栅极与浮置栅极的侧壁形成数个间隙壁。

依照本发明的较佳实施例所述NOR型快闪存储体的制造方法，上述形成浮置栅极后更包括形成和掺杂区相连的数个接触窗。

本发明因为采用控制栅极和掺杂区交错配置的NOR型快闪存储体，所以可省去连接漏极区的接触窗面积，而使整体阵列面积降低，且能够使讯号传送距离保持相同。此外，本发明的制造方法可与传统工艺相容，因此不需额外的工艺即可制作出新颖的NOR型快闪存储体。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1是习知一种NOR型快闪存储体的俯视图。

图2是图1的II-II’线的剖视图。

图3是依照本发明的一较佳实施例的NOR型快闪存储体的俯视图。

图4-I、图4-II、图4-III、图4-IV与图4-V则分别是图3的I-I’线段、II-II’线段、III-III’线段、IV-IV’线段与V-V’线段的剖视图。

图5-IV是图4-IV的结构的另一范例的剖视图。

图6A-I至图6D-I是图3的I-I’线段的制造流程剖视图。

图6A-II至图6E-II是图3的II-II’线段的制造流程剖视图。

图6A-III至图6E-III是图3的III-III’线段的制造流程剖视图。

图6A-IV至图6E-IV是图3的IV-IV’线段的制造流程剖视图。

100、300：基底

102：扩散区

104、308：隔离结构

106、302：控制栅极

108a：源极区

108b：漏极区

112、118、320：接触窗

114、304：掺杂区

116：源极拾起线

306：隔离层

310：浮置栅极

312：穿隧介电层

314：栅间介电层

316：源极与漏极连接区

318：介电层

322：硅化金属层

324：间隙壁

602、610：导体层

608：沟渠隔离结构

612：离子注入工艺

具体实施方式

第一实施例

图3是依照本发明的第一实施例的NOR型快闪存储体的俯视图。图4-I、图4-II、图4-III与图4-IV则分别是图3的I-I’线段、II-II’线段、III-III’线段与IV-IV’线段的剖视图。

请同时参阅图3与图4-I、图4-II、图4-III和图4-IV所示，本实施例的NOR型快闪存储体基本上是由基底300、数条控制栅极302、数条掺杂区304、隔离层306、数个隔离结构308、多个浮置栅极310、穿隧介电层312与栅间介电层314所构成。其中，控制栅极302以第一方向排列于基底300上，掺杂区304则以第二方向排列于基底300内，且在本实施例的NOR型快闪存储体中，掺杂区304是作为源极与漏极之用。再者，隔离层306是位于控制栅极302和掺杂区304之间，且隔离层306例如是由高密度等离子体(high density plasma，HDP)工艺所形成的材质层，而隔离结构308则在掺杂区304及与控制栅极302重叠以外的基底300中。此外，浮置栅极310位于隔离层306之间的基底300与控制栅极302间，且浮置栅极310例如是多晶硅层或其它适合的导体层。穿隧介电层312则位于基底300与浮置栅极310间，而栅间介电层314是位于控制栅极302与浮置栅极310之间，其中栅间介电层314的材质譬如是介电质-氮化物-介电质，较佳为氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)。

此外，上述结构中呈条状的掺杂区304可从NOR型快闪存储体向外延伸，以便在存储体以外的区域设置外接电源的接触窗。或者，选择直接在图3的结构中设置一些源极与漏极连接区(source/drain connectingregion)316，以便供应电流到作为源极与漏极的各条掺杂区304，如图3与图4-V所示，其中图4-V为图3的V-V’线段的剖视图。

请参照图3与图4-V，源极与漏极连接区316是设置于两控制栅极302之间，且可在覆盖于基底300上的-层介电层318中设置一个和源极与漏极连接区316内的掺杂区304相连的接触窗320，而上述介电层318通常是在于后续工艺期间形成的；举例来说，介电层318譬如是内层介电层(ILD)。

除此之外，前述有关图4-IV还可以有另一种结构，如图5-IV所示。

请参阅图5-IV所示，为了提升导电率，可以在控制栅极302是多晶硅层时，在其顶部加上一层硅化金属层322。另外，在控制栅极310与浮置栅极302的侧壁还可设置间隙壁324。

第二实施例

本发明的NOR型快闪存储体的制造流程将于后文中详述，但其仅是作为应用本发明的实施例，而非将本发明限制在以下方式。另外，以下所使用的“主要元件符号”如与前面各图相同者，则代表相通或类似的元件。

图6A-I至图6D-I是图3的I-I’线段的制造流程剖视图。图6A-II至图6E-II是图3的II-II’线段的制造流程剖视图。图6A-III至图6E-III是图3的III-III’线段的制造流程剖视图。图6A-IV至图6E-IV是图3的IV-IV’线段的制造流程剖视图。

请同时参阅图6A-I至图6A-IV所示，在一基底300中先形成以第一方向(如图3所示)排列的数条沟渠隔离结构608，再在基底300上形成一穿隧介电层312。然后，在穿隧介电层312上形成以第二方向(如图3所示)排列的数条第一导体层610，且第一导体层610横跨沟渠隔离结构608，而此步骤譬如是先在基底300上沉积一层多晶硅层，再在多晶硅层上形成一氮化硅图案层，之后以氮化硅图案层为掩模，蚀刻去除露出的多晶硅层。

接着，请同时参阅图6B-I至图6B-III所示，去除第一导体层610之间的穿隧介电层312，以暴露出部分沟渠隔离结构608，再将暴露出的沟渠隔离结构608去除。此时，遗留下来的沟渠隔离结构即为第一实施例的隔离结构308，而且这些被去除的沟渠隔离结构608底部的基底300会被暴露出来。随后，进行一离子注入工艺612，以在第一导体层610之间暴露出的基底300内形成数个掺杂区304。而在这一组图式所示的工艺期间，图3的IV-IV’线段的剖面图则仍如图6A-IV一样，只是原本标示为608的整条沟渠隔离结构因为被去除掉一部分，而成为隔离结构308。

然后，请同时参阅图6C-I至图6C-III所示，在第一导体层610之间填入一隔离层306，并露出第一导体层610的顶部，而填入隔离层306的方法例如是利用高密度等离子体工艺在基底300上沉积一材质层，再利用化学机械研磨工艺磨除材质层，直到露出第一导体层610的顶部。此外，如果在前面形成第一导体层610的时候有用一层氮化硅图案层作为掩模，则可选择在填入隔离层306后将其去除。此时，在图3的IV-IV’线段的剖面图则仍如图6A-IV一样。

之后，请同时参阅图6D-I至图6D-IV所示，如果要增加栅极耦合率(gate coupling ratio，GCR)，可选择先移除部分被磨除的材质层(亦即隔离层306)，使材质层的顶部低于第一导体层610的顶部。接着，在基底300上形成一栅间介电层314覆盖第一导体层610，且其步骤例如包括形成一氧化物-氮化物-氧化物层。然后，在栅间介电层314上形成一第二导体层602，而形成第二导体层602的步骤例如包括形成一层多晶硅层。

接着，请同时参阅图6E-II至图6E-IV所示，图案化第二导体层602，以形成呈第一方向排列的数条控制栅极302，之后藉由控制栅极302作为掩模，去除栅间介电层314与底下的第一导体层610，以形成数个浮置栅极310。此时，在图3的I-I’线段的剖面图则仍如图6D-I一样。

此外，本实施例的制造流程尚有其它选择性的步骤。举例来说，可参照前面第一实施例的图5-IV，在形成浮置栅极310后，在控制栅极302上形成一硅化金属层322，以提升导电率。再者，形成浮置栅极310之后也可在控制栅极302与浮置栅极310的侧壁形成间隙壁324。

另外，为使说明书简单明了，请参照前面第一实施例的图4-V，在形成浮置栅极后可在基底300上形成一内层介电层318，之后在内层介电层318中形成与掺杂区304相连的接触窗320。

综上所述，本发明的特点在于采用控制栅极和掺杂区交错配置的NOR型快闪存储体，所以可大幅降低存储体的阵列面积，而且还能够使讯号传送距离保持相同。此外，本发明的工艺可与传统工艺相容，因此不需额外的工艺即可制作出本发明的NOR型快闪存储体。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (17)

1.一种NOR型快闪存储体，其特征在于其包括：

一基底；

多数条控制栅极，以一第一方向排列于该基底上；

多数条掺杂区，以一第二方向排列于该基底内，并分别与这些多数条控制栅极之基底部分相交；

多数个隔离层，位于这些控制栅极与这些掺杂区之间，这些隔离层设置于这些掺杂区上且以该第二方向排列于基底上；

多数个隔离结构，位于这些掺杂区及与这些控制栅极重叠以外的该基底中，在该第一方向上，这些隔离结构分别设置于两相邻隔离层之间；

多数个浮置栅极，位于这些隔离层之间的该基底与这些控制栅极之间；

多数个穿隧介电层，位于该基底与这些浮置栅极之间；以及

多数个栅间介电层，位于这些控制栅极与这些浮置栅极之间。

2.根据权利要求1所述的NOR型快闪存储体，其特征在于其更包括：

多数个源极与漏极连接区，设置于两控制栅极之间；以及

多数个接触窗，分别与这些源极与漏极连接区内的这些掺杂区相连。

3.根据权利要求1所述的NOR型快闪存储体，其特征在于其中这些控制栅极与这些浮置栅极包括多晶硅层。

4.根据权利要求1所述的NOR型快闪存储体，其特征在于其中这些栅间介电层的材质包括介电质-氮化物-介电质。

5.根据权利要求1所述的NOR型快闪存储体，其特征在于其中所述的隔离层包括材质层。

6.根据权利要求1所述的NOR型快闪存储体，其特征在于其更包括一硅化金属层，位于这些控制栅极的顶部。

7.根据权利要求1所述的NOR型快闪存储体，其特征在于其更包括多数个间隙壁，位于这些控制栅极与这些浮置栅极的侧壁。

8.一种NOR型快闪存储体的制造方法，其特征在于其包括：

在一基底中形成以一第一方向排列的多数条沟渠隔离结构；

在该基底上形成一穿隧介电层；

在该穿隧介电层上形成以一第二方向排列的多数条第一导体层，这些第一导体层横跨这些沟渠隔离结构；

去除这些第一导体层之间的该穿隧介电层，以暴露出部分这些沟渠隔离结构；

去除暴露出的这些沟渠隔离结构，以暴露出这些沟渠隔离结构底部的该基底；

进行一离子注入工艺，以在这些第一导体层之间暴露出的该基底内形成多数个掺杂区；

在这些第一导体层之间填入一隔离层，并露出这些第一导体层的顶部；

在该基底上形成一栅间介电层覆盖这些第一导体层；

在该栅间介电层上形成一第二导体层；

图案化该第二导体层，以形成呈该第一方向排列的多数条控制栅极；以及

藉由这些控制栅极作为掩模，去除该栅间介电层与底下的这些第一导体层，以形成多数个浮置栅极。

9.根据权利要求8所述的NOR型快闪存储体的制造方法，其特征在于其中在该穿隧介电层上形成以该第二方向排列的这些第一导体层的步骤，包括：

在该基底上沉积一第一多晶硅层；

在该第一多晶硅层上形成一氮化硅图案层；以及

以该氮化硅图案层为掩模，蚀刻去除露出的该第一多晶硅层。

10.根据权利要求9所述的NOR型快闪存储体的制造方法，其特征在于其中在这些第一导体层之间填入该隔离层之后，更包括去除该氮化硅图案层。

11.根据权利要求8所述的NOR型快闪存储体的制造方法，其特征在于其中在这些第一导体层之间填入该隔离层的步骤，包括：

利用高密度等离子体工艺，在该基底上沉积一材质层；以及

利用化学机械研磨工艺磨除该材质层，直到露出这些第一导体层的顶部。

12.根据权利要求11所述的NOR型快闪存储体的制造方法，其特征在于其中利用化学机械研磨工艺磨除该材质层后，更包括移除部分被磨除的该材质层，以使该材质层的顶部低于这些第一导体层的顶部。

13.根据权利要求8所述的NOR型快闪存储体的制造方法，其特征在于其中形成该栅间介电层的步骤包括形成一介电质-氮化物-介电质层。

14.根据权利要求8所述的NOR型快闪存储体的制造方法，其特征在于其中形成该第二导体层的步骤包括形成一第二多晶硅层。

15.根据权利要求14所述的NOR型快闪存储体的制造方法，其特征在于其中形成这些浮置栅极后更包括在各该控制栅极上形成一硅化金属层。

16.根据权利要求8所述的NOR型快闪存储体的制造方法，其特征在于其中形成这些浮置栅极后，更包括在这些控制栅极与这些浮置栅极的侧壁形成多数个间隙壁。

17.根据权利要求8所述的NOR型快闪存储体的制造方法，其特征在于其中形成这些浮置栅极后，更包括：

在该基底上形成一内层介电层；以及

在该内层介电层中形成与这些掺杂区相连的多数个接触窗。

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