CN1855546A - 半导体器件 - Google Patents

Abstract

提供一种在耐电压和低导通电阻之间具有良好平衡的垂直MOSFET结构的半导体器件，其具有：作为第一导电类型半导体衬底的n⁺型半导体衬底101，在n⁺型半导体衬底101的表面上形成的作为第一导电类型漂移区的n型漂移区102，在n型漂移区102的表层部分中形成的作为第二导电类型基区的p型基区108，朝向n⁺型半导体衬底101与p型基区108隔开的、设置在n型漂移区102中作为第二导电类型掩埋区的p型掩埋区4，以及设置以穿透p型基区108并进一步到达n型漂移区102中预定深度的栅电极107A。

Description

半导体器件

本申请基于日本专利申请No.2005-130810以及2006-105427，在此并入其内容用作参考。

技术领域

本发明涉及半导体器件，特别是涉及具有高电压MOSFET结构的半导体器件。

背景技术

一般地，将半导体器件大致分成那些电极在其一侧的横向型，和那些电极在其两侧的垂直型。特别地，由于垂直半导体器件采用垂直于晶片形成沟道的沟槽栅极结构，而不同于那些在晶片表层部分形成沟道的横向型，因此垂直半导体器件更容易减少单元尺寸并进一步增加导通(ON)电流。在这样构造的垂直半导体器件中，在导通期间漂移电流的流动方向和截止(OFF)期间由反偏电压贡献的耗尽层的延伸方向都与衬底的厚度(垂直)方向对准。为了提高电流在分别设置在两个相反主表面上的电极之间流动的垂直半导体器件的耐电压，需要增加电极之间的高电阻层的厚度和电阻率。因此这使较大耐电压的半导体器件更可能增加导通电阻。

另一方面，为了实现低导通电阻，需要增加漂移电流流经的漂移区的杂质浓度，或者减少漂移区的厚度。然而，这导致在截止期间产生的耗尽层的厚度的减少，并由此降低耐电压。

如上所述，耐电压和导通电流是折衷(trade-off)关系。为了缩小低功耗器件的尺寸，需要在保持器件高耐电压不变的同时减少导通电阻。

日本公开专利No.2002-222949号公报(例如，图5)和日本公开专利No.9-191109号公报(例如，图45)公开了各自具有垂直超级结(super-junction)MOSFET结构的半导体器件，在这种半导体器件中，p型掩埋区设置在n型漂移区中间以便获得高耐电压和低导通电阻。

发明内容

本发明者对实现具有垂直超级结MOSFET结构的半导体器件的高耐电压和低导通电阻的条件进行了广泛研究，并发现通过使被施加击穿电压的漂移层中的电场的深度剖面(depth profile)均匀，可将电场集中的位置的数目最小化，并由此改进半导体器件的耐电压和降低导通电阻，并且该发现导致本发明。

根据本发明，提供一种具有MOSFET结构的半导体器件，其包括：

第一导电类型半导体衬底，

在第一导电类型半导体衬底的表面上形成的第一导电类型漂移区，

在第一导电类型漂移区的表层部分中形成的第二导电类型基区，

设置在第一导电类型漂移区中、与第二导电类型基区隔开、朝向衬底的第二导电类型掩埋区，以及

设置以便穿透第二导电类型基区并进一步到达第一导电类型漂移区中预定深度的栅电极，

其中，在第一导电类型漂移区的厚度方向上，将第二导电类型基区侧的第二导电类型掩埋区的端部设置在与第一导电类型漂移区中的栅电极的端部几乎相同的高度。

在上述的半导体器件中，也可允许第二导电类型掩埋区在第一导电类型漂移区的厚度方向上包括彼此隔开设置的至少两个区域，并且在第一导电类型漂移区的厚度方向上，这些区域中最接近第二导电类型基区的一个区域的在第二导电类型基区侧的端部位于与第一导电类型漂移区中栅电极的端部几乎相同的高度。

在该半导体器件中，也可允许在第一导电类型漂移区的从平面图看落在多个栅电极之间的区域中形成第二导电类型掩埋区。

在栅电极和源电极之间没有施加电压的条件下，以及在漏电极和源电极之间施加反向电压的条件下，本发明的半导体器件不会在漏电极和源电极之间引起电流流动，即，器件被截止，因为耗尽层从两个结的每一个延伸，其中一个结位于第一导电类型漂移区和第二导电类型基区之间，另一个结位于第一导电类型漂移区和第二导电类型掩埋区之间。

另一方面，在栅电极和源电极之间施加偏置电压下的半导体器件在对着栅电极的第二导电类型基区的表层部分中产生反向状态，以便形成沟道，允许对应于漏电极和源电极之间电压的电流从其中流过，这表示导通状态。

由于都在第一导电类型漂移区中形成的第二导电类型掩埋区和第二导电类型基区不会彼此接触，而且，将足够厚度的第一导电类型漂移区设置在这些区域之间，因此该半导体器件能实现高耐电压。另一方面，在第一导电类型漂移区的厚度方向上，在第二导电类型基区侧的第二导电类型掩埋区的端部与第一导电类型漂移区中栅电极的端部位于几乎相同的高度，以便使施加有击穿电压的漂移层中的电场的深度剖面均匀，能够减少电场集中的位置的数量，由此即使导通电阻保持不变也能进一步提高耐电压。从上述可清楚，能够优化高耐电压和低导通电阻之间的平衡。因此能够在最小化导通电阻的同时最大化击穿电压。

根据本发明，能够提供具有在高耐电压和低导通电阻之间良好平衡的垂直MOSFET结构的半导体器件。

附图说明

通过结合附图的以下描述，可使本发明的上述和其他目的、优点和特征更明显，其中：

图1是示出一个实施例的半导体器件的剖面图；

图2是示出常规半导体器件的剖面图；

图3是示意性表示在施加击穿电压下图1所示的半导体器件的电势等高面的图；

图4A和4B是示意性表示在施加击穿电压下具有与图3所示不同结构的半导体器件的电势等高面的图；

图5至8是制备上述实施例的半导体器件的工艺步骤的剖面图；以及

图9是示出另一实施例的半导体器件的剖面图。

具体实施方式

现在参照示例性的实施例描述本发明。本领域那些技术人员能够意识到，使用本发明的教导可完成许多替代的实施例，以及本发明不限于为解释而展示的实施例。

参考附图，下面的段落详细描述根据本发明的半导体器件的实施例。

要注意，附图中出现的任何共同的组件使用相同的附图标记，从而省略重复解释。图1是该实施例的半导体器件的剖面图。

半导体器件1具有MOSFET结构，并包括：作为第一导电类型半导体衬底的n⁺型半导体衬底101，在n⁺型半导体衬底101的表面上形成的作为第一导电类型漂移区的n型漂移区102，在n型漂移区102的表层部分中形成的作为第二导电类型基区的p型基区108，在n型漂移区102中设置、朝向n⁺型半导体衬底101与p型基区108分隔开、作为第二导电类型掩埋区的p型掩埋区4，以及贯穿p型基区108并进一步到达n型漂移区102中的预定深度设置的栅电极107A。

对于通过一个接一个二维排列并且每个栅电极107A构造为具有沟槽几何形状的多个MOSFET元件构造的半导体器件1的情况，在平面图中，可在n型漂移区102的落在这样多个栅电极107A之间的区域中形成p型掩埋区4。

在半导体器件1中，n⁺型半导体衬底101由重掺杂n型半导体构成，具有在其一个表面上的n型漂移区102，并具有在其另一个表面上形成的金属电极构成的漏电极112。

n型漂移区102由外延层构成，典型地，在n⁺型半导体衬底101的表面上，在用硅掺杂的同时通过硅的外延生长形成所述外延层。在n型漂移区102的表层部分，形成p型基区108。

在n型漂移区102中，提供p型掩埋区4。在n型漂移区102的厚度方向上在预定深度设置p型掩埋区4，使得在n型漂移区102的厚度方向上，其在p型基区108侧的端部与n型漂移区102中的栅电极107A的端部位于相同的高度，换句话说，使得两个区域的端部在线130的高度对准。

形成栅电极107A以便贯穿p型基区108并且部分掩埋在n型漂移区102中，由此使栅电极107A与n型漂移区102、p型基区108和后面描述的n⁺型源区109对置，同时在其间设置栅氧化膜104。当以平面方式连续设置多个MOSFET器件时，通常栅电极107A以网状图形或者孔眼图形(未示出)彼此连接。通过网状图形或者孔眼图形布置的区域构成一个MOSFET器件。

在p型基区108的顶面一侧上，设置作为第一导电类型源区的n⁺型源区109以便设置在每个栅电极107A之间。换句话说，在图1的左边栅电极107A的右侧以及在图1的右边栅电极107A的左侧形成的n⁺型源区109在图的上面和下面都彼此连接以形成环(未示出)。n⁺型源区109和p型基区108通过接触孔110A连接到源电极111。源电极111和栅电极107A彼此对置同时在其间设置层间绝缘薄膜110，并且不电连接。

在这样构造的半导体器件中，在栅电极107A和源电极111之间不施加电压，在漏电极112和源电极111之间施加反向电压的情况下，耗尽层从两个结的每一个延伸，其中一个结位于n型漂移区102和p型基区108之间，另一个位于n型漂移区102和p型掩埋区4之间，从而电流不在漏电极112和源电极111之间流动，这表示截止状态。

另一方面，在栅电极107A和源电极111之间施加偏置电压下的图1所示的半导体器件在与栅电极107A对置的p型基区108的表层部分中产生反向状态，以便形成沟道，使对应漏电极112和源电极111之间电压的电流流过，这表示导通状态。

截止状态的漏极偏压的施加导致从n型漂移区102和p型掩埋区4之间的结平面延伸的耗尽层。当P型掩埋区4完全耗尽时可获得最大耐电压，并且同时n型漂移区102被耗尽到约等于p型掩埋区4的深度的深度，并且当离子化受主的数量与离子化施主的数量彼此几乎一致时(电荷平衡)实现这种状态。如图2所示的具有沟漕栅极的在前已有的超级结功率MOSFET，其具有为接触p型基区108的底部形成的p型柱区14，并且在该区域中没有n型区，从而p型基区108底部附近的区域变成受主过量。与此对照，本实施例的半导体器件具有n型漂移区102，n型漂移区102作为在p型掩埋区4和p型基区108之间具有足够厚度的n型区域，因此这增加了n型漂移区102的杂质浓度，由此实现上面所述的电荷平衡。

因此，该实施例以比图2所示在前已有的半导体器件51更成功的方式，使得在获得预定耐电压的同时实现低导通电阻成为可能，即使在n型漂移区102掺杂浓度增加的情况下，图2所示的半导体器件具有垂直超级结MOSFET结构，在该结构中在n型漂移区102中形成p型柱区14以便接触p型基区108，而不是如本实施例描述的形成p型掩埋区。

另一方面，如果在截止状态逐渐增加对漏电极112施加的电压，并且在半导体器件1中电场绝对值超过了其它处的临界电压，由于大的雪崩电流在此产生，半导体器件1不能再维持截止状态。这种状态是熟知的击穿状态，并且导致雪崩电流的最小漏电压称为击穿电压，这表示半导体器件的耐电压。

图3是示意性描述在施加击穿电压的情况下图1所示的本实施例的半导体器件的电场深度剖面，或电势等高面图。图4A和4B是示意性描述在施加击穿电压的情况下具有与图3所示的不同结构的半导体器件的电势等高面。

构造图3所示的半导体器件1，使得p型掩埋区4的顶面、或者p型基区108侧的表面，和栅电极107A的底面、或者n型漂移区102侧的表面位于几乎相同的高度。

应理解，这里“几乎相同的高度”是指，在源区和漏区之间不施加电压的情况下，集中在p型掩埋区4的顶面周围并在其之上延伸的、具有宽度(w/2)的耗尽层201的上端位于比n型漂移区102中的栅极氧化膜104的下端或者沟槽栅极底部高的水平面，以及集中在p型掩埋区4的顶面周围并在其之下延伸的、具有宽度(w/2)的耗尽层201的下端位于低于栅电极107A的下端的水平面。

如图3所示，在p型掩埋区4侧上的p型基区108的表面部分中，在零偏压施加下也产生耗尽层202。这里，在p型掩埋区4的表面部分中产生的耗尽层201的宽度w被作为耗尽层扩散指数。将耗尽层201的宽度w定义为集中在p型掩埋区4的顶面周围延伸到n型漂移区102中的耗尽层的宽度与延伸到p型掩埋区中的耗尽层的宽度之和。

现在将施加零偏压下产生的耗尽层201的宽度w定义如下：

[数学公式1]

$w=\sqrt{\frac{2\mathrm{\ϵ}\×\mathrm{Vb}}{q\×N}}$

这里，ε表示n⁺型半导体衬底101的介电常数。Vb表示固有电势，其在n型半导体和p型半导体能带间的能级不同。q表示电荷量，其是一个常数。N表示n型漂移区102的杂质浓度。

根据上面描述的构造，使当施加击穿电压时的n型漂移区域102中代表电势等高面的电势曲线在源电极111和漏电极112之间均匀，并且在临界电压Ec处使n型漂移区102中在其厚度方向上的电场分布均匀。结果，在n型漂移区102和p型掩埋区4中都减少了电场集中的位置的数量，这使进一步改进耐电压成为可能。

图4A表示半导体器件52的结构，其中沿p型掩埋区4的顶面延伸的宽度w的耗尽层201位于高于沟槽栅极底部、或者栅电极107A的下端的高度。在源电极111和漏电极112之间施加电压下的电场分布恰好在沟槽栅极底部之下给出了特别大的值。这对应于在基极108附近的p型掩埋区4中有过量的受主杂质(偏离电荷平衡)，以致正好在沟槽栅极底部下的n型漂移区102中的电场更早达到临界电场Ec，由此耐电压低于图3所示的情况。

图4B表示半导体器件53的结构，其中沿p型掩埋区4的顶面延伸的宽度w的耗尽层201位于低于沟槽栅极底部的栅极氧化膜104下端的高度。在源电极111和漏电极112之间施加电压下的电场分布正好在基极108下给出了特别大的值。这对应于落在p型掩埋区4和基极108之间的n型漂移区102的区域中有过量的施主杂质(偏离电荷平衡)，以致正好在基极108下的区域中的电场更早达到临界电场Ec，由此耐电压低于图3所示的情况。

如上所述，具有沿p型掩埋区4的顶面延伸、在高于(图4A)或低于沟槽栅极底部的栅极氧化膜104下端(图4B)或者栅电极107A下端的高度、宽度w的耗尽层201的半导体器件的耐电压，变得小于耗尽层201的上端高于栅极氧化膜104下端、并且耗尽层201的下端低于栅电极107A的下端(图3)的半导体器件的耐电压。换句话说，如果p型掩埋区4形成的位置允许沿p型掩埋区的顶面延伸的耗尽层201的整个宽度w的至少一部分与在沟槽栅极底部的栅极氧化膜104重叠，则能获得足够水平的耐电压。考虑到产品的变化，为更稳定地获得必要水平的耐电压，优选的是设计p型掩埋层4使得其上端的位置落在栅极氧化膜104的下端到上端的范围中。另一方面，即使p型掩埋区4的顶面的高度变化，导通电阻也不会发生大变化。从上述可清楚，本实施例的半导体器件能够优化高耐电压和低导通电阻之间的平衡。

应注意，日本公开专利No.2002-222949和9-191109号公报都公开了这样的技术，即在对应本实施例的n型漂移区102的区域中形成对应本实施例的p型掩埋区4的区域，以便与p型基区隔开，由此获得高耐电压和低导通电阻。二者对应图4B所示的情况。因此，在高耐电压和低导通电阻之间的平衡方面，根据本发明的半导体器件优于日本公开专利No.2002-222949和9-191109号公报中公开的半导体器件。

典型地，通过下面的工艺制备图1所示的半导体器件。

如图5所示，制备n⁺型半导体衬底101，其为重掺杂的硅衬底，并且在获得的n⁺型半导体衬底101上形成n型漂移区102，典型地是通过掺杂磷的同时允许硅在其上外延生长。调整此处的杂质浓度，以便n型漂移区102中的低于n⁺型半导体衬底101中的。接下来，典型地通过CVD工艺，在n型漂移区102的表面上形成氧化膜113，然后借助光刻技术选择性蚀刻氧化膜113，由此在氧化膜113中形成开口113A。在此，开口113A的形状可以是正方形、长方形、那些具有变形角部以及在一条边上充分延伸的条中的任意形状。

接下来，如图6所示，通过开口113A将硼离子注入n型漂移区102，由此在开口113A下的区域形成p型掩埋区4。在不同的注入能量下，分多次执行硼离子注入。更具体地，以预定能量C注入硼离子由此形成p型掩埋区4C，以小于能量C的另一预定能量B再次注入硼离子由此形成p型掩埋区4B，并且以小于能量B的另一预定能量A再次注入硼离子由此形成p型掩埋区4A。然后典型地，通过在900℃退火扩散和激活硼离子，以便使p型掩埋区4A到4C连续，由此形成p型掩埋区4。在离子注入中，期望离子分散在开口113A的内壁，以便p型掩埋区4具有几乎平滑侧面的圆柱几何形状。

接下来，如图7所示，借助光刻技术选择性蚀刻n形漂移区102，由此形成沟槽，并且通过热氧化技术在沟槽的内壁上形成栅极氧化膜104。接下来，典型地通过CVD工艺在整个表面上淀积多晶硅，然后回蚀刻(etch back)以便将它选择性地留在沟槽中，由此在沟槽中形成栅电极107A。在该工艺中，将沟槽形成到与p型掩埋区4的顶面高度相同的深度，以便由此在n型漂移区102的厚度方向上，将栅电极107A的底面的高度调整到p型掩埋区4的顶面的高度。在示例的情形中，栅极氧化膜104形成为50nm左右厚，而耗尽层具有0.3至0.4μm左右的宽度w。允许沟槽底部位置落到p型掩埋区4顶面的位置上的工艺设计使得尽管产品可能存在变化也可制备具有足够稳定性的本发明的半导体器件。

接下来，使用栅电极107A作为掩模注入硼离子，然后退火，由此以自对准方式在n型漂移区102的表层部分中形成p型基区108。在该实施例中，通过调整用于形成p型掩埋区4的最小离子注入能量，使其充分大于用于形成p型基区108的离子注入能量，能够使p型掩埋区4与p型基区108分隔开形成。使P型基区108和n型漂移区102之间的边界几乎平整。

接下来，如图8所示，借助光刻技术将砷(As)选择性注入到p型基区108中，然后退火，以便将p型基区108的表层部分中以及栅电极107A附近的区域的导电类型转化为高浓度n型(n⁺)，由此形成n⁺型源区109。接下来，典型地通过CVD工艺通过淀积BPSG(硼磷硅酸盐玻璃)形成层间绝缘膜110，然后借助光刻技术，选择性蚀刻，由此在覆盖p型基区108和n⁺型源区109的区域中形成接触孔110A。

之后进一步地，在包括接触孔110A内部的整个表面上通过溅射工艺淀积铝薄膜，由此形成图1所示的源电极111，并且在n⁺型半导体衬底101的背面上形成漏电极112。由此获得半导体器件1。

以图6所示的几何形状连续的方式形成上述实施例中的p型掩埋区4A至4C，然而也可调整离子注入能量以便不形成对应p型掩埋区4B的部分，由此提供彼此分隔的p型掩埋区4A和4C。

更具体地，作为第二导电类型掩埋区的p型掩埋区可至少由图9所示的两个区4A、4C构成，并且在n型漂移区102的深度方向上彼此分隔设置这些区域。可构造这种情况的半导体器件2，以便将p型基区108侧的p型掩埋区4A的端部(其是这些p型掩埋区4A、4C中最接近p型基区108的)，在n型漂移区102厚度方向上，设置在与n型漂移区102中的栅极氧化膜104的端部相同的高度，换句话说，以便两个区域的端部在线130的高度对准。这里要注意，如前面所解释的，沿p型掩埋区4A的顶面延伸的耗尽层的宽度w的范围与沟槽底部的栅极氧化膜104的厚度范围重叠是完全足够的，其中即使在两个区域的端部不在线130的位置对准的情况，也能产生本发明的效果。

从上述可清楚，该实施例能够提供一种具有垂直MOSFET结构、在高耐电压和低导通电阻之间良好平衡的半导体器件。

上述实施例涉及使用重掺杂、n型半导体衬底的半导体器件，在该半导体器件中在n型半导体层构成的漂移区中形成由p型半导体层构成的区域，但很显然，其中n型和p型半导体层互换的半导体器件具有类似于上述实施例的效果。

下面的段落将参考并非限制本发明的实例来解释本发明的半导体器件。

(实例1)

在表1列举的条件下制备图9所示的半导体器件2。

更具体地，在具有调整为5E16(cm^-3)的n型漂移区102的施主浓度Nd的硅晶片(n⁺型半导体衬底101)上，制备具有3微米沟槽设计间距(pitch)的功率MOSFET。将开口113A形成为具有1.6微米宽度的狭缝，稍后通过开口113A形成p型掩埋区4A、4C，以便通过高能量离子注入形成的p型掩埋区4A、4C具有条形图案。在表1列举的条件下执行两次离子注入，并且优化其它条件以便获得最大耐电压。

发现由此获得的功率MOSFET具有59.5V的耐电压和16.5mΩmm²的导通电阻。

(实例2)

在表1列举的条件下制备图1所示的半导体器件1。

更具体地，除了在表1列举的条件下执行三次高能量离子注入外，与实例1中所述类似地制备功率MOSFET。

发现由此获得的功率MOSFET具有63.0V的耐电压和16.7mΩmm²的导通电阻。

(比较实例)

在表1列举的条件下制备图2所示的半导体器件51。

更具体地，除了在表1列举的条件下执行四次高能量离子注入外，与实例1中所述类似地制备功率MOSFET，以便将p型掩埋区形成为接触p型基区108的柱区14，而不是将它形成为如实例1、2所述的与p型基区108分隔开。

发现由此获得的功率MOSFET具有47.4V的耐电压和17.0mΩmm²的导通电阻。

表1

	离子注入次数	DOSE(cm-2)				耐电压	导通电阻
								1.5MeV	1.0MeV	0.5MeV	0.2MeV
		半导体器件2	2	5.5E+12	-							5.5E+12	-	59.5V	16.5mΩmm2
半导体器件1	3					3.0E+12	3.0E+12	3.0E+12	-	63.0V	16.7mΩmm2
		半导体器件51	4	2.5E+12	2.5E+12							2.5E+12	2.5E+12	47.4V	17.0mΩmm2

如上所述，对在比较实例中制备的具有常规垂直MOSFET结构的常规半导体器件51和在实例1、2中制备的本发明的半导体器件进行比较，发现在实例1、2中制备的半导体器件能实现更高的耐电压，同时将导通电阻抑制在同等水平上。换句话说，这表明如果本发明的半导体器件的耐电压与常规的保持在相同水平，则能实现更低的导通电阻。

很明显，本发明不限于上述实施例，在不脱离本发明范围和精神的情况下可进行修改和变化。

Claims (3)

1.一种具有MOSFET结构的半导体器件，其包括：

第一导电类型半导体衬底，在所述第一导电类型半导体衬底的表面上形成的第一导电类型漂移区，

在所述第一导电类型漂移区的表层部分中形成的第二导电类型基区，

设置在所述第一导电类型漂移区中朝向所述衬底与所述第二导电类型基区隔开的第二导电类型掩埋区，以及

设置以便穿透所述第二导电类型基区并进一步到达所述第一导电类型漂移区中的预定深度的栅电极，

其中，在所述第一导电类型漂移区的厚度方向上，在所述第二导电类型基区侧的所述第二导电类型掩埋区的端部位于与所述第一导电类型漂移区中的所述栅电极的端部的高度几乎相同的高度。

2.如权利要求1所述的半导体器件，

其中，在所述第一导电类型漂移区的厚度方向上，所述第二导电类型掩埋区包括彼此隔开设置的至少两个区域，并且

其中，在所述第一导电类型漂移区的厚度方向上，这些区域中最靠近所述第二导电类型基区的一个区域的在所述第二导电类型基区侧的端部位于与所述第一导电类型漂移区中的所述栅电极的端部的高度几乎相同的高度。

3.如权利要求1或2所述的半导体器件，其中，在所述第一导电类型漂移区的在平面图中落在多个所述栅电极之间的区域中形成所述第二导电类型掩埋区。

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