CN1801464A - 半导体装置与半导体装置的制造方法 - Google Patents
半导体装置与半导体装置的制造方法 Download PDFInfo
- Publication number
- CN1801464A CN1801464A CNA200510092988XA CN200510092988A CN1801464A CN 1801464 A CN1801464 A CN 1801464A CN A200510092988X A CNA200510092988X A CN A200510092988XA CN 200510092988 A CN200510092988 A CN 200510092988A CN 1801464 A CN1801464 A CN 1801464A
- Authority
- CN
- China
- Prior art keywords
- semiconductor device
- exposed surface
- manufacture method
- silicide
- metal silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 88
- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 56
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 107
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 106
- 229910052751 metal Inorganic materials 0.000 claims abstract description 103
- 239000002184 metal Substances 0.000 claims abstract description 103
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 25
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 24
- 239000001257 hydrogen Substances 0.000 claims abstract description 24
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 24
- 230000003647 oxidation Effects 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 52
- 238000012545 processing Methods 0.000 claims description 48
- 229910052757 nitrogen Inorganic materials 0.000 claims description 26
- 150000001875 compounds Chemical class 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 14
- 230000008021 deposition Effects 0.000 claims description 9
- 229910017052 cobalt Inorganic materials 0.000 claims description 6
- 239000010941 cobalt Substances 0.000 claims description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 6
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 5
- 229910007991 Si-N Inorganic materials 0.000 claims description 4
- 229910006294 Si—N Inorganic materials 0.000 claims description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 4
- 238000009832 plasma treatment Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 abstract description 9
- 239000000203 mixture Substances 0.000 abstract description 6
- -1 nitrogen-containing compound Chemical class 0.000 abstract description 2
- 238000003466 welding Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 53
- 239000000126 substance Substances 0.000 description 19
- 238000012360 testing method Methods 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- 239000013078 crystal Substances 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 4
- 101100400452 Caenorhabditis elegans map-2 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 101150064138 MAP1 gene Proteins 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- NCMAYWHYXSWFGB-UHFFFAOYSA-N [Si].[N+][O-] Chemical compound [Si].[N+][O-] NCMAYWHYXSWFGB-UHFFFAOYSA-N 0.000 description 1
- WIGAYVXYNSVZAV-UHFFFAOYSA-N ac1lavbc Chemical compound [W].[W] WIGAYVXYNSVZAV-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002905 metal composite material Substances 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- 229910017464 nitrogen compound Inorganic materials 0.000 description 1
- 150000002830 nitrogen compounds Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Plasma & Fusion (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种半导体装置与半导体装置的制造方法，揭露许多不同半导体装置与半导体装置的相关制造技术。在一实施例中，提供一种半导体装置的制造方法，该方法包括：提供一半导体基板与形成一金属硅化物于该半导体基板上。此外，该方法包括利用一包含氢/氮的复合物处理该金属硅化物的曝露表面以形成一处理层于该曝露表面上，其中该处理层的成分为阻碍该曝露表面的氧化作用。该方法还包括在该处理层和该金属复合物的曝露表面上沉积一介电质层。本发明能有效降低或消除半导体晶圆在排队等待下一处理步骤期间，发生于曝露金属硅化物元件上的氧化作用，从而改善硅化物焊垫与金属互连线间的电性连接。
Description
技术领域
本发明概括来讲涉及半导体装置的制造，尤其涉及能减低半导体晶圆排队等待下一步处理步骤期间发生于金属硅化物(metal silicide)元件上的氧化作用的半导体装置以及相关制造方法。
背景技术
在产品与设备所使用的技术日趋复杂的情况下，在这些装置和设备内使用的集成电路装置因而具有根本上的重要性。此外，消费者与制造商持续希望较小尺寸的产品，这导致IC晶片整体尺寸持续降低。结果，电路元件(例如，晶体管或电容)的大范围整合已成为缩减整体尺寸并增进装置性能所需的必要动作。半导体装置的尺寸缩减至目前已达到微米与次微米级的装置特征长度，并且预估未来会不断向更微小、更高密度装置的趋势发展。
伴随着对装置尺寸缩减即高密度晶片的希望，随之而来的是对装置功率缩减的要求，而其更加强缩减装置特征长度(device feature lengths)的使用。原因是装置速率与装置特征长度一般来说呈反比，而功率消耗则大约与装置特征长度的平方成正比。现今使用的特征长度属微米级，或属次微米级即0.5微米范围，并且在不久的将来，0.2微米的特征长度并非认为是不可能的事实。
场效应晶体管(Field Effect Transistors；FETs)目前正广泛运用于超大规模集成电路(Ultra Large-Scale Integration；ULSI)中。FETs的形成是利用栅极(通常由多晶硅制造)覆盖于一栅极氧化物之上，以及利用定义装置沟道的相邻源极/漏极围绕于该栅极旁。在面临装置尺寸缩减的情况下，典型上是在源极/漏极区内以及栅极上使用接触焊垫(contact pads)，用以改善晶体管与散布于IC晶片中用作连接电路元件的金属互连线(metal interconnects)之间的电性连接。这些接触焊垫典型上是由一金属硅化物构成，其中该金属硅化物的形成是通过一沉积金属与该沉积金属所沉积的多晶硅彼此反应而得。然而，缩减的装置尺寸实际上转化成缩减的接触焊垫尺寸，结果因为金属互连线和该硅化物焊垫间的接触面积减少，两者间的强力电性连接变得更具关键性。
金属硅化物用来提供半导体装置以及金属互连线间的电性连接，主要是因其能够提供较低的接触电阻(contact resistance)以及薄板电阻(sheet resistance)。然而，影响硅化物焊垫与金属互连线间的电性连接强度的重要因素之一是来自金属硅化物的氧化作用，而此氧化作用是发生在相连于硅化物的金属互连线形成之前。原因来自于金属接触一含氧环境时会发生氧化作用，并且典型上，接触时间越久，生成的氧化物越多。由于典型上半导体晶圆是大量生产，制造程序中的延迟通常让晶圆必须“排队”等待下一步的制造程序，而等待数日之久并非罕见的情况。
因此，如果金属硅化物焊垫已经形成，则在晶圆仍在排队等待的期间，金属硅化物会因曝露于外而开始氧化。当然，若晶圆排队等待下一步处理程序的时间越久，硅化物的氧化程度就会越大。之后，当该等待的晶圆终于到达令相连于硅化物焊垫的金属互连线(即金属“插头”)生成的步骤，硅化物焊垫的氧化表面即对电性连接造成不利影响。更具体地说，金属硅化物焊垫的接触电阻与薄板电阻两者均受到影响，因此导致电性连接的稳定性降低，从而装置性能随之降低。有鉴于此，能于半导体晶圆在制造过程中排队等待期间，降低或消除曝露金属硅化物的氧化作用的技术是有其必要性。
发明内容
本发明是揭露半导体装置与半导体装置相关制造技术的许多不同的实施例。在一实施例中，提供一种半导体装置的制造方法，该方法包括：提供一半导体基版与形成一金属硅化物于该基板之上。此外，该方法包括利用一包含氢/氮的复合物为该金属硅化物的曝露表面进行处理，以使该曝露表面上形成一处理层，其中该处理层的成分可阻碍该曝露表面上的氧化作用。该方法还包括之后沉积一介电质层于该处理层以及该金属的曝露表面上。
本发明所述的半导体装置的制造方法，其中该处理步骤更包括以低于三十秒的时间处理该曝露表面。
本发明所述的半导体装置的制造方法，其中该处理步骤更包括以约十秒的时间处理该曝露表面。
本发明所述的半导体装置的制造方法，其中该包含氢/氮的复合物是一包含氢/氮的等离子。
本发明所述的半导体装置的制造方法，其中该包含氢/氮的复合物是选自由NH3、H2+N2，以及NH3+N2组成的群组。
本发明所述的半导体装置的制造方法，其中该处理步骤更包括以约200至500℃的温度处理该曝露表面。
本发明所述的半导体装置的制造方法，其中该处理步骤更包括以3200至4000sccm的流量处理该曝露表面。
本发明所述的半导体装置的制造方法，其中该处理步骤更包括以约3.5托的压力处理该曝露表面。
本发明所述的半导体装置的制造方法，其中该处理步骤更包括以利用一约300至600W/OW的高频/低频的射频处理该曝露表面。
本发明所述的半导体装置的制造方法，其中更包括在执行一接点蚀刻以制造一深达该金属硅化物的沟槽之后处理该曝露表面。
本发明所述的半导体装置的制造方法，其中更包括沉积一接点蚀刻停止层于该处理层上。
本发明所述的半导体装置的制造方法，其中该形成一金属硅化物的步骤是包括形成一挑选自硅化镍、硅化钴、硅化钛、硅化钽，以及硅化钨所组成群组的金属硅化物。
本发明所述的半导体装置的制造方法，其中该形成步骤是包括形成硅化镍，以及该处理步骤是包括利用NH3等离子处理该硅化镍的一曝露表面，用以形成一Ni-Si-N的处理层于该曝露表面上，该处理层可阻碍该曝露表面上NiO的形成。
本发明所述的半导体装置的制造方法，其中该形成步骤更包括以低于30秒的时间，约200至500℃的温度，3200至4000sccm的流量，约3.5托的压力，以及利用一约300至600W/OW的高频/低频的射频处理该曝露表面。
在另一实施例中，提供一种半导体装置，该装置包括：一半导体基板以及一形成于该半导体基板上的金属硅化物。此外，该半导体装置包括一形成自该金属硅化物曝露表面的处理层，其中该处理层是利用一包含氢/氮的复合物为该曝露表面进行处理而得，并且该处理层的成分可阻碍该曝露表面上的氧化作用。在一些实施例中，该半导体装置还包括一沉积于该处理层以及该金属硅化物曝露表面上的介电质层。
本发明所提供的方法能有效降低或消除半导体晶圆在排队等待下一处理步骤期间，发生于曝露金属硅化物元件上的氧化作用，从而改善硅化物焊垫与金属互连线间的电性连接。
附图说明
图1显示根据在此揭露原理所建造的一半导体装置的实施例；
图2显示图1内的半导体装置100在更进一步的制造程序处理后的结构；
图3显示制造过程后段利用在此揭露处理方法处理金属硅化物后图2内的半导体装置；
图4显示图2的半导体装置在一不同的制造阶段的另一实施例；
图5A至5D显示利用所揭露的处理程序所制造的半导体装置内接触电阻的改善情况；
图6A至6D显示利用所揭露的处理程序所制造的半导体装置内薄板电阻的改善情况；
图7A至7B与图8A至8B显示利用所揭露的处理程序所制造的半导体装置内晶圆接受度测试(Wafer acceptance testing；WAT)的改善情况。
具体实施方式
首先参考图1，其是显示一根据在此所揭露原理所建造的半导体装置100的实施例。该半导体装置100形成于一半导体基板110上，其中该半导体基板110可由一块状硅(silicon)、块状硅锗(silicon germanium)建造而得，或为一覆硅绝缘体(silicon-on-insulator；SOI)的基板。基板110上彼此分离的主动区(active regions)是场氧化物(field oxides)120(图中仅显示一个)，其利用传统技术制造而得。
在图1所示的说明用实施例中，半导体装置100是一金属氧化物半导体(metal-oxide-semiconductor)晶体管装置100，其包含一形成于该基板100上的栅极130。该栅极130在传统技术中是利用多晶硅形成的，然而也可使用其他材料形成。同样建造为M OS晶体管装置100的一部分的是一源极/漏极区140与一低掺杂(lightly-doped)漏极区150。同为装置100元件构成要素的这两个区域均可利用传统的掺杂技术形成。图中显示一金属层160形成或沉积于半导体装置100上。
现转向参考图2，其显示图1内的半导体装置100在更进一步的制造程序处理后的结构。更具体地说，沉积于半导体装置100上的金属层160选择为可与装置100某特定部分的成分发生反应的金属。举例来说，金属层160可以是镍(nickel)、钽(tantalum)、钛(titanium)、钨(tungsten)或是钴(cobalt)，其选择为能与多晶硅或单晶硅(典型上使用单晶硅以形成晶体管装置100的源极/漏极区140)发生反应的金属，以能在源极/漏极区之内或之上形成一金属硅化物170。此外，在晶体管装置100的栅极130也由多晶硅形成的实施例内，金属层160也可与多晶硅发生反应而在栅极130上形成一金属硅化物170。在根据此处揭露原理所构建装置100的范例性实施例内，所形成的金属硅化物170可能是硅化镍(nickel silicide)、硅化钴(cobaltsilicide)、硅化钛(titanium silicide)、硅化钽(tantalumsilicide)，或是硅化钨(tungsten silicide)。当然，也可形成其余种类的金属硅化物170，并无任何特定的硅化物成分于预计中或受暗示或推断。
在一实施例中，该半导体装置100的下一处理步骤是根据所揭露原理来为该金属硅化物170进行处理。更具体地说，当金属硅化物170形成的时候，金属硅化物170的表面仍保持为曝露状态。在任何金属硅化物170的进一步处理程序实行之前，金属硅化物170的曝露表面是利用一包含氢和氮的复合物加以处理，如同箭头A1的指示。在利用含氢/氮的复合物为该金属硅化物170处理的情况下，导致一部分的曝露表面与该含氢/氮的复合物进行反应，结果沿着该曝露表面生成一由氮化金属硅化物构成的薄处理层170a，而该处理层170a能阻碍金属硅化物170因曝露而发生的氧化作用。更具体地说，一旦该复合物(例如，等离子(plasma))的氢成分将已形成的金属氧化物予以移除，该复合物的氮成分会与剩余未氧化的金属氮化物发生反应，从而在金属硅化物之上形成一薄氮化(处理)层。举例来说，如果使用硅化镍为该金属硅化物，而使用NH3为该包含氢/氮的复合物，则该处理程序(例如，等离子辅助化学气相沉积***(plasmaenhanced chemical vapor deposition；PECVD))会于该硅化镍构成的曝露表面上产生一由镍-硅-氮(Ni-Si-N)构成的薄处理层170a，并且该包含氮的处理层170a能降低该曝露表面于排队等待中发生氧化的机率。除此之外，如图所示，欲加以处理的金属硅化物170并未限制为于源极/漏极区140内形成的结构，而也可包括于一MOS晶体管装置的栅极130上形成的金属氮化物170。
如上所述，在半导体晶圆制造程序的许多不同阶段，半导体装置中包含金属硅化物的部分都可能曝露于制造环境或其余环境中。随着金属硅化物170的曝露时间增加，金属硅化物170的曝露表面上的氧化作用也随之增加。由于金属硅化物是形成于特定位置以协助与金属通孔(vias)或插头(plugs)的电性接触，因此对电性接触造成负面影响的金属硅化物氧化作用应该在制造过程中加以避免。通过降低或整体防范金属硅化物170在曝露期间的氧化作用，即使在冗长的排队期间，遍布集成电路中金属硅化物与互连通孔或插头之间的电性连接都可获得改善。如之后参考图5～8的更详细的讨论所示，通过降低氧化作用情况下而改进的电性接触改善了这些电性接触的接触电阻(RC)与薄板电阻(Rs)，从而增进了集成电路的整体性能。
除此之外，此处所描述对金属硅化物170曝露面积的处理方法也降低因接点蚀刻(contact etching)过程所导致对硅化物的伤害。具体地说，根据此处揭露的处理方法而形成于硅化物170曝露表面上的薄处理层170a，根据所使用材料与复合物而定，能够协助防止接点蚀刻过程所造成的损害。在一较佳实施例内，金属硅化物170是硅化镍(NiSi)而处理过程是采用NH3(氨(ammonia))等离子。在该实施例中，在NiSi的曝露表面形成的薄处理层170a是Ni-Si-N，其可提供免受典型接点蚀刻技术影响的部分防卫作用。并且实际上如果所揭露处理过程使用的是NH3等离子，则沉积过程以及所揭露处理过程都可使用传统CVD设备或PECVD设备，因此在沉积蚀刻停止层(etchstop layer)180前添加该揭露的处理程序不需要额外的相关工具或花费。
在一实施例内，该包含氢/氮的复合物是一包含氢/氮的温暖环境，该温暖环境是在制造期间产生于该半导体晶圆的周围。在另一实施例内，该包含氢/氮的复合物是一包含氢/氮的等离子，其在曝露金属硅化物的处理期间适时生成。在更特定的实施例内，该包含氢/氮的复合物可以是NH3、H2+N2，或NH3+N2。然而当然其余种类可移除现有金属氧化物并继而防止金属硅化物170曝露表面氧化作用的含氢氮复合物均可加以使用。处理曝露金属硅化物的范例处理参数包括(不限制如此)以低于30秒的时间利用包含氢/氮的等离子NH3为该曝露表面进行处理，或更明确而言，时间仅约10秒。此外，这些范例处理参数也可包括以约200至500℃的温度以及3200至4000每分钟标准立方厘米(standard centimeter cube per minute；sccm)流量的包含氢/氮的等离子为该曝露表面进行处理。这些范例参数还包括以约3.5托(Torr)的压力与约300至600W/OW高频/低频的射频(HF/LFRF)处理该曝露表面。接下来的图示是更进一步详细讨论利用类似处理参数情况下所获得的一些效果，但是这些图示所提供的量测不应理解为用以限制权利要求所提出的本发明。
需理解到，此处所揭露的技术并非限制为仅用作保护镍为主的硅化物而已。举例来说，如果依据所揭露程序处理的是硅化钛，则处理层是Ti-Si-N而非Ni-Si-N。同样地，如果处理的是硅化钽，则处理层成为Ta-Si-N，而如果处理的是硅化钴，则处理层成为Co-Si-N。在任何情况下，若根据所揭露的技术为一金属硅化物加以处理以降低或防止该金属硅化物在冗长排队的等待期间所发生的氧化作用，则接触该金属硅化物的包含氢/氮的复合物生成的是氮化物处理层，而非氧化物(氧化时产生)处理层。
现参考图3，其显示图2制造过程后段利用上述揭露处理方法处理金属硅化物170后图2内的半导体装置的半导体装置100。特别是其中具有一介电质层180形成或沉积于经处理后的半导体装置100之上，包括金属硅化物170所在区域。在一实施例内，介电质层180于装置100上沉积为一蚀刻停止层180；然而，并非限制该介电质层180必须是一蚀刻停止层。
在此实施例内，在曝露表面经包含氢/氮的复合物处理后，介电质层180马上形成于该处理层170a的曝露表面上。由于在处理过程后将该曝露表面马上覆盖住，金属硅化物170的氧化作用能减少的原因不仅是来自上述揭露的处理程序，而且也由于金属硅化物170不再拥有曝露表面的部分。在介电质层180是一蚀刻停止层的实施例内，即在该实施例内介电质层180是用作设定一接点蚀刻过程中的深度，举例来说，介电质层180可由硅氮化物、硅氧化物，或硅氮氧化物组成。当然，也可构想由其他成分组成的蚀刻停止层。
现参考图4，其显示图2的半导体装置100在一不同的制造阶段的另一实施例。更具体地说，在此实施例内，所揭露的金属硅化物170的处理程序并未于介电质层180沉积前实行。相反地，金属硅化物170如前述是先于源极/漏极区140以及栅极130之内形成，继而介电质层180形成于半导体装置100上，包括形成于金属硅化物170之上。在此说明用的实施例内，介电质层180再度作为一蚀刻停止层180，并且在其沉积地区内，装置100(或半导体晶圆的其他区域)具有欲免受蚀刻处理损害的某些特征。
一旦欲防护的地区受到保护，并且某些特定地区的蚀刻深度因此决定，一层间介电质层(interlevel dielectric)190形成于该半导体装置100之上，并且其余IC电路的装置与元件也形成于该半导体晶圆之上。之后，为了能下达金属复合物170所在区域以能与其电性接触，利用蚀刻技术形成沟槽T1与T2于层间介电质层190之内。一旦沟槽T1与T2已形成，金属硅化物170再度曝露于外。如前所述，典型上金属硅化物170的曝露表面留置于曝露状态时便开始氧化，结果如前述可能不利于装置的整体性能。因此，一旦深达金属硅化物170的沟槽T1与T2已形成，则此处揭露的处理程序可于该曝露表面上实行。如此，前述相同或类似的处理参数可用来处理金属硅化物170的曝露表面以生成处理层170a，从而大幅减低或防止金属硅化物170于曝露期间产生于曝露表面上的氧化作用。
除此之外，所揭露的处理程序不限制仅于金属硅化物170上执行一次而已，而可于介电质层180沉积前以及沟槽T1、T2形成后实行。此外，须注意到，如果未于介电质层180沉积前对该金属硅化物170进行处理，则于介电质层180沉积前会于金属硅化物170发生一些氧化作用，而制造沟槽T 1、T2的蚀刻过程能够有利地除去一些或所有于介电质层180沉积前产生的氧化物。因此，此处所揭露的处理程序仍能经由沟槽T1与T2于金属硅化物170内主要未受氧化的地区执行，因此仍能有利于半导体装置100以及填入沟槽T1、T2的金属通孔间的接触，从而有利于与装置100间的电性互连。
现转向参考图5A至5D，其显示利用上述方式制造的PMO S或NMOS内，氧化物定义(oxide define)或多晶硅的接触电阻(RC)的改善情况。类似地，图6A至6D是利用以上方式制造的PMOS或NMOS内，氧化物定义(oxide define)或多晶硅的薄板电阻(Rs)的改善情况。图5A至5D以及图6A至6D的众多图示是在以下三种情况下进行量侧的：
o：当没有任何排队时间，以及所揭露的处理程序未经执行(W/O NH3处理)情况下所进行的测试；
□：当排队时间为期三天，以及所揭露的处理程序未经执行(W/O NH3处理)情况下进行的测试；
◇：当排队时间为期三天，以及于排队时间开始前执行所揭露的处理程序(W/I NH3处理)情况下所进行的测试。
在这所有的情况中，是利用NH3等离子为曝露金属硅化物执行示范性处理程序。然而，利用其他种类包含氢/氮的复合物或等离子也可产生有利的结果。
在图5A至图5B中，接触电阻(RC)是以欧姆/洞(hole)为单位加以测量，并且于每一图示中均为累积机率(％)的函数。可轻易看出，当排队时间为三天时，相对于所揭露的处理程序未被执行的测试而言，有执行该揭露处理程序的测试于NMOS和PMOS中氧化物定义的RC(OD)分别改善了4.76％和5.06％。更明显地，当排队时间为三天时，执行所揭露处理程序的测试结果相比于未执行的测试，多晶硅的RC(PO)于NMOS内与PMOS内分别改善了6.78％与6.90％。并可观察到，执行所揭露处理程序的测试在等待三天的情况下，改善后的多晶硅RC实际上等于全无排队时间的情况。
在图6A至图6B中，薄板电阻(Rs)是以欧姆/正方形(square)为单位加以测量，并于每一图示中均为累积机率(％)的函数。可轻易看出，于NMOS和PMOS中，当排队时间为三天时，相对于所揭露的处理程序未被执行的测试而言，有执行该揭露处理程序的测试于NMOS和PMOS中氧化物定义的Rs(OD)分别改善了6.38％和9.14％。更明显地，当排队时间为三天时，执行所揭露的处理程序的测试结果相比未执行的测试结果，多晶硅的Rs(PO)于NMOS内与PMOS内分别改善了9.49％与10.63％。并可观察到，执行所揭露处理程序的测试在等待三天的情况下，改善后的多晶硅Rs实际上等于全无排队时间的情况。
现参考图7A至7B，其是显示在拥有栅极宽度10μm的NMOS与PMOS装置内，线性临界电压(Vt-lin)以及饱和临界电压(Vt-sat)的改善情况，其中该线性临界电压(Vt-lin)以及饱和临界电压(Vt-sat)为光罩长度(Lmask)的函数。图8A至8B，其是显示在拥有栅极宽度10μm的NMOS与PMOS装置内，饱和漏极电流(Idsat)的改善情况，其中该饱和漏极电流(Idsat)为切断电流(loff)的函数。图7A至7B以及图8A至8B的众多图示的量测是再次在以下说明的三种情况下进行的：
◇：当没有任何排队时间，以及所揭露的处理程序未经执行(W/O NH3处理)情况下所进行的测试；
□：当排队时间为期三天，以及所揭露的处理程序未经执行(W/O NH3处理)情况下进行的测试；
△：当排队时间为期三天，以及于排队时间开始前执行所揭露的处理程序(W/I NH3处理)情况下所进行的测试。
如同上述，在这所有的情况中，是利用NH3等离子为曝露金属硅化物上进行示范性处理程序。然而，利用其他种类包含氢/氮的复合物或等离子也可产生有利的结果。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
100：半导体装置
120：场氧化物
130：栅极
140：源极/漏极区
150：低掺杂漏极区
160：金属层
170：金属硅化物
170a：处理层
180：介电质层
190：层间介电质层
Claims (14)
1、一种半导体装置的制造方法，包括：
提供一半导体基板；
形成一金属硅化物于该半导体基板上；以及
利用一包含氢/氮的复合物处理该金属硅化物的曝露表面，用以形成一处理层于该曝露表面上，该处理层为阻碍该曝露表面的氧化作用。
2、根据权利要求1所述的半导体装置的制造方法，其特征在于：该处理步骤更包括以低于三十秒的时间处理该曝露表面。
3、根据权利要求2所述的半导体装置的制造方法，其特征在于：该处理步骤更包括以十秒的时间处理该曝露表面。
4、根据权利要求1所述的半导体装置的制造方法，其特征在于：该包含氢/氮的复合物是一包含氢/氮的等离子。
5、根据权利要求1所述的半导体装置的制造方法，其特征在于：该包含氢/氮的复合物是选自由NH3、H2+N2，以及NH3+N2组成的群组。
6.根据权利要求1所述的半导体装置的制造方法，其特征在于：该处理步骤更包括以200至500℃的温度处理该曝露表面。
7、根据权利要求1所述的半导体装置的制造方法，其特征在于：该处理步骤更包括以3200至4000sccm的流量处理该曝露表面。
8、根据权利要求1所述的半导体装置的制造方法，其特征在于：该处理步骤更包括以3.5托的压力处理该曝露表面。
9、根据权利要求1所述的半导体装置的制造方法，其特征在于：该处理步骤更包括以利用一300至600W/OW的高频/低频的射频处理该曝露表面。
10、根据权利要求1所述的半导体装置的制造方法，其特征在于：更包括在执行一接点蚀刻以制造一深达该金属硅化物的沟槽之后处理该曝露表面。
11、根据权利要求1所述的半导体装置的制造方法，其特征在于：更包括沉积一接点蚀刻停止层于该处理层上。
12、根据权利要求1所述的半导体装置的制造方法，其特征在于：该形成一金属硅化物的步骤是包括形成一挑选自硅化镍、硅化钴、硅化钛、硅化钽，以及硅化钨所组成群组的金属硅化物。
13、根据权利要求1所述的半导体装置的制造方法，其特征在于：该形成步骤是包括形成硅化镍，以及该处理步骤是包括利用NH3等离子处理该硅化镍的一曝露表面，用以形成一Ni-Si-N的处理层于该曝露表面上，该处理层阻碍该曝露表面上NiO的形成。
14、根据权利要求1所述的半导体装置的制造方法，其特征在于：该形成步骤更包括以低于30秒的时间，200至500℃的温度，3200至4000sccm的流量，3.5托的压力，以及利用一300至600W/OW的高频/低频的射频处理该曝露表面。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/905,517 US7160800B2 (en) | 2005-01-07 | 2005-01-07 | Decreasing metal-silicide oxidation during wafer queue time |
| US10/905,517 | 2005-01-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1801464A true CN1801464A (zh) | 2006-07-12 |
| CN100466198C CN100466198C (zh) | 2009-03-04 |
Family
ID=36653834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB200510092988XA Active CN100466198C (zh) | 2005-01-07 | 2005-08-26 | 半导体装置的制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7160800B2 (zh) |
| CN (1) | CN100466198C (zh) |
| TW (1) | TWI268550B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112930591A (zh) * | 2018-09-18 | 2021-06-08 | 应用材料公司 | 原位集成型腔室 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259996A (ja) * | 2008-04-16 | 2009-11-05 | Panasonic Corp | 半導体装置およびその製造方法 |
| US20100304042A1 (en) * | 2009-05-31 | 2010-12-02 | Hsiu-Lien Liao | Method for forming superhigh stress layer |
| US9281213B2 (en) | 2013-12-30 | 2016-03-08 | Texas Instruments Incorporated | High precision capacitor dielectric |
| US9558955B2 (en) * | 2015-02-03 | 2017-01-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Formation method of semiconductor device that includes performing hydrogen-containing plasma treatment on metal gate stack |
| US10192822B2 (en) | 2015-02-16 | 2019-01-29 | Globalfoundries Inc. | Modified tungsten silicon |
| TWI682547B (zh) | 2015-10-06 | 2020-01-11 | 聯華電子股份有限公司 | 半導體結構以及其製作方法 |
| CN107104051B (zh) | 2016-02-22 | 2021-06-29 | 联华电子股份有限公司 | 半导体元件以及其制作方法 |
| US10510851B2 (en) * | 2016-11-29 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low resistance contact method and structure |
| US11031286B2 (en) * | 2018-03-01 | 2021-06-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Conductive feature formation and structure |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0748494B2 (ja) * | 1987-07-02 | 1995-05-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3239940B2 (ja) * | 1997-09-10 | 2001-12-17 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6303972B1 (en) * | 1998-11-25 | 2001-10-16 | Micron Technology, Inc. | Device including a conductive layer protected against oxidation |
| US6287966B1 (en) | 1999-05-03 | 2001-09-11 | Taiwan Semiconductor Manufacturing Company | Low sheet resistance of titanium salicide process |
-
2005
- 2005-01-07 US US10/905,517 patent/US7160800B2/en not_active Expired - Fee Related
- 2005-07-15 TW TW094124054A patent/TWI268550B/zh not_active IP Right Cessation
- 2005-08-26 CN CNB200510092988XA patent/CN100466198C/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112930591A (zh) * | 2018-09-18 | 2021-06-08 | 应用材料公司 | 原位集成型腔室 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7160800B2 (en) | 2007-01-09 |
| CN100466198C (zh) | 2009-03-04 |
| US20060154481A1 (en) | 2006-07-13 |
| TW200625419A (en) | 2006-07-16 |
| TWI268550B (en) | 2006-12-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1801464A (zh) | 半导体装置与半导体装置的制造方法 | |
| JP4653949B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| US8338889B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US10553478B2 (en) | IC structure with interface liner and methods of forming same | |
| TWI227036B (en) | Method of manufacturing semiconductor device | |
| JP2011171706A (ja) | トランジスタ及びその製造方法 | |
| US10868133B2 (en) | Semiconductor device structure and method for forming the same | |
| CN1503350A (zh) | 制造多重阈值的方法和工艺 | |
| US8343819B2 (en) | Extremely thin semiconductor-on-insulator (ETSOI) integrated circuit with on-chip resistors and method of forming the same | |
| TW201011817A (en) | A novel solution for polymer and capping layer removing with wet dipping in hk metal gate etching process | |
| US11038029B2 (en) | Semiconductor device structure and method for forming the same | |
| US8741721B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2004031753A (ja) | 半導体装置の製造方法 | |
| JP2010177690A (ja) | 電気的にプログラムされたソース／ドレイン直列抵抗を有するｍｏｓトランジスタ | |
| JP2004134687A (ja) | 半導体装置及びその製造方法 | |
| US9184288B2 (en) | Semiconductor structures with bridging films and methods of fabrication | |
| US20230369053A1 (en) | Semiconductor Device and Method of Manufacturing | |
| JP2004128500A (ja) | 集積回路用のシリコンリッチ低熱収支窒化ケイ素 | |
| JP2006518547A (ja) | 半導体装置の製造方法とそのような方法により得られる半導体装置 | |
| US20210280432A1 (en) | Semiconductor device structure having gate dielectric layer | |
| US20230290638A1 (en) | Semiconductor device structure with glue layer and method for forming the same | |
| CN220963349U (zh) | 半导体装置 | |
| JP2004303799A (ja) | 半導体装置および半導体装置の製造方法 | |
| TWI798543B (zh) | 半導體裝置及其製造方法 | |
| US10276469B2 (en) | Method for forming semiconductor device structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |