CN1799103A - 用于待机操作的低功率管理器 - Google Patents

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Abstract

存储器***包括：存储器阵列；多个字线驱动器；行地址解码器块，具有多个连接到字线驱动器中选择的字线驱动器的输出；行选择器块，具有连接到字线驱动器中的各字线驱动器的选择器线。具有功率降低输入信号(WLPWRDN)的功率降低输入端和字线功率降低输出端(WLPDN)的功率管理电路连接到字线驱动器，以通过功率降低输入信号，降低其功率消耗。

Description

用于待机操作的低功率管理器
背景技术
人们始终在积极降低半导体芯片和宏命令(macro)的有效功率和/或者待机(standby)功率。半导体在移动式应用和便携式应用中的不断增加指明了这个当前焦点。因此，需要对存储器芯片和宏命令进行智能功率管理。
过去，在Varadi的题为“Quasi-Static MOS Memory Array WithStandby Operation”的第4,120,047号美国专利中，描述了存储器更新操作的功率管理。Varadi的专利描述了MOSFET存储器阵列，它使用一个电压源(即，5伏)，而且主要作为静态存储器阵列工作，而不作为要求存储器阵列的MOS器件的栅极周期性地更新，以恢复或者更新包含在其内的存储器状态的动态存储器阵列工作。该存储器阵列的每个存储元件分别包含四个交叉耦接为触发型存储单元的MOS器件。还将连接到公共字线的所有存储元件连接到与一个电阻器和一个大MOS或者FET器件连接的公共返回线。在存储器阵列有效操作期间(在写和读操作期间)，接通该大MOS器件，而在存储器阵列待机操作期间，断开该大MOS器件。电阻器的作用是确保在待机操作期间，连接到公共返回线的所有存储元件出现一些电流流动，以分别维持每个存储单元中的数据状态(“1”或者“0”)。在公布了Varadi的专利之后的几年中，我们发现，需要一种用于提供占用较少硅面积，而且还可以应用于字线驱动器体系结构的低功率待机操作的方法和装置。
Hsu等人的题为“High Performance CMOS Word-line Driver”的第6,236,617号美国专利描述了具有n组m条字线的字线DRAM阵列，其中一组字线由一组解码器电路(在地与电路高压之间具有电压波动)驱动，而且每组中的一个驱动器电路受到比电路高压高的升高字线高压的作用，其中字线驱动电路的输出级包括与高门限电压PFET串联的标准NFET。在所示的例子中，具有1024个字线驱动器和用于驱动四个这种字线驱动器中选择的组的栅极的行(组)解码器“100”。字线选择器“200”将输入送到与一对并联NFET晶体管串联的PFET晶体管的源极，NFET晶体管之一的栅极连接到该行(组)解码器，而NFET晶体管之另一的栅极连接到恢复电路。由于连接到该驱动器的WLDV是Vpp，所以该驱动器将电压Vpp传递给字线。然而，对于该组中剩下的(m-1)个驱动器，将WLDV信号保持在Vm(例如0.7V)电平，而且即使将这些驱动器的栅极拉低，PFET器件的高Vt(大约-1.2V)也不能不阻止这些驱动器的输出被恢复电路保持在负电平(或者-0.5V)。恢复电路打开了终端与字线之间的通道，以在字线块上恢复静态。
Dennard等人的题为“Floating Wordline Using A Dynamic RowDecoder And Bitline VDDPreeharge”的第6,426,914号美国专利描述了“一种上拉(pull-up)pMOS PU、下拉(pull-down)MOS PD以及称为抑制(killer)器件的第二nMOS下拉器件K的字线驱动器D。该抑制器件用于取消选择半选字线，所以它们并不被浮置”。Dennard等人进一步说明了“电平移相器(shifter)分别输出的每个解码输出取决于一组四个字线驱动器。通过对上拉pMOS器件的源极以及抑制器件的栅极进行解码，选择四个字线驱动器之一”。
关于第二读出放大器(SSA)11，Hanson等人的题为“SenseAmplifier and Method of Using the Same with Pipelined Read，Restore and Write Operations”的第6,115,308号美国专利描述了可以具有一个读出放大器电路和连接到该读出放大器电路的两个驱动器的第二读出放大器存储器件。可以将两条数据总线连接到读出放大器电路，以接收数据信号。将第一均衡信号和第二均衡信号施加到读出放大器电路，以使读出放大器电路接收通过数据总线线路的数据信号。将开关信号施加到读出放大器电路，以使该数据总线线路连接到读数据总线。改变第一均衡信号的状态，以便当数据位于读数据总线上，而且可以被读时，数据总线线路接收新数据或者使数据总线线路均衡为预定电压。
作为本发明的另外的背景技术，下面说明图1B中非常详细示出的DRAM 10的组12X之一的行体系结构。该行通道由三个关键块组成：RDEC(行地址解码器)块14；RSEL(如Dennard等人的专利中的行选择器电平移相器)块16；以及行或者WLDRV(字线驱动器)块18，其中具有128，即，(x+1)，个字线块WLDRV，例如，控制码WLDRV<0>、WLDRV<1>、WLDRV<2>、WLDRV<3>、...WLDRV<X>的字线块DR1至DR512，其中X＝511。响应数据处理***(未示出)输出的控制码，RDEC块14和RSEL块16执行分级解码的过程。首先，RDEC块14可以从总数为512个字线WLDRV<0>、WLDRV<1>、WLDRV<2>、WLDRV<3>、...WLDRV<127>中选出四(4)个字线。对于一组中512行的例子，RDEC执行1/128解码。然后，RSEL块16利用两位预解码器(未示出)执行最后的1/4解码，以利用WLDV线20A至20D之一上的信号激活RDEC块14激活的四个WLDRV块之一(1)。例如，参考图2，图1B中的RSEL可以利用两位预解码器(未示出)激活四个字线驱动器20A至20D之一的线20A。因此，行选择器RSEL块16具有选择器线20A至20D，该选择器线连接到所述n个字线驱动器的组中的n/2x个字线驱动器，其中x＝是比1大的整数，例如，将选择器线连接到n/4或者n/8个字线驱动器。WLDECN总线线路上的信号执行1/128解码，选通具有水平总线的四个WZDRV。总之，通过线路WLDEC-1至WLDEC-128，RDEC块14发送信号，以选择四个WLDRV单元。例如，如线WLDEC-1所示，利用WLDECN(字线解码器信号@低)线上的信号，线15-1同时启动512个字线组中的四个字线驱动器WLDRV<0:3>，即，WLDRV<0>、WLDRV<1>、WLDRV<2>、WLDRV<3>，以执行1/32解码。WLDECN-128线15至128最后四个字线驱动器WLDRV<508>驱动器(未示出)、WLDRV<509>驱动器(未示出)、WLDRV<510>驱动器(未示出)启动，而且，为了便于说明，图1B中仅示出四个之一。
然后，RSEL块16对数据处理***(未示出)输出的四(4)个信号中之一(1)进行解码，以选择RDEC块14启动的四个字线之一。然后，RSEL块16对垂直字线驱动(WLDV)线路20A至20D上的信号进行编码，以利用(WLDV)线路20A至20D上的信号选通1/4个字线驱动(WLDRV)块。在激活字线复位(WLRST)总线线路22A至22D中的3/4，以确保剩余的3/4个字线块WLDRV不激活的同时，1/4WLDV总线20A至20D的RSEL块的输出有效。在多组DRAM和嵌入DRAM技术的当前状态，分级执行字线解码过程。
字线总线线路22A至22D上的四(4)个字线复位信号(WLRST<0:3>中的3个使未激活的字线保持低。例如，如果要选择WLDRV<0>，则码WLDV<0>在线路20A上的值是高的。除了三个码WLRST<1:3>在总线线路22A至22D上的值是高的之外，三个码WLDV<1:3>是低的，而对于一个码WLRST<0>，线22A是高的。
图2示出图1B的WLDRV块18’的一部分18’，它包括两个现有技术字线驱动电路DR1和DR2和BL<0>位线28以及具有相关阵列电容器C1/C2的阵列晶体管A0/A1。
块DR1包括上拉PFET晶体管P1、下拉NFET晶体管N1以及抑制NFET晶体管N2。对于上拉PFET晶体管P1，将源极连接到WLDV<0>线20A，而将漏极连接到节点B2，该节点B2是下拉NFETN1和抑制NFET N2的漏极。通过节点B1，晶体管P1和N1的栅极连接到WLDECN线15-1。NFET N2的栅极连接到WWLRST<0>线22A。晶体管N1和N2的源极连接到地(基准电位)。通过节点B2，晶体管P1、N1和N2的漏极连接到字线输出WL<0>线26-1，将该线26-1连接到NFET阵列晶体管A0的栅极，该NFET阵列晶体管A0的源极连接到电容器C1(连接到地)，而其漏极连接到节点B5，该节点B5是BL<0>线28。
块DR2包括上拉PFET晶体管P2、下拉式NFET晶体管N3以及抑制NFET晶体管N4。对于PFET晶体管P2，源极连接到WLDV<1>线20B，而漏极连接到节点B4，该节点B4是晶体管N3和N4的漏极。与在块DR1中相同，通过节点B3，晶体管P2和N3的栅极连接到WLZDECN线15-1。晶体管N4的栅极连接到WLRST<1>线22B。晶体管N3和N4的源极连接到地(基准电位)。通过节点B4，晶体管P2、N3和N4的漏极连接到字线输出WL<1>线26-2，该字线输出WL<1>线26-2连接到NFET阵列晶体管A1的栅极，该晶体管A1的源极连接到电容器C2(连接到地)，而与NFET阵列晶体管A0的源极相同，其漏极也连接到节点B5，该节点B5是BL<0>线28。施加到该电路的电压的例子是：VDD，大约1.2V；VPP，在0V与大约1.5V至2.5V之间变化；以及WLRST，在大约0V与VDD，即1.2V之间变化。在从0V升高后，所示的WLDV<0>的值是VPP(例如，2.5V)。在从VPP(例如，2.5V)降低后，所示的WLDV<1>的值是0V。
如上参考图1B所述，在RSEL 16中，两位预解码器(未示出)用于激活线20A，该线20A是四个字线驱动器20A至20D之一。然后，参考图2，为了激活WL<0>线26-1，pMOS上拉器件P1的源极连到VPP，而抑制器件的栅极连到线22A上的地。此时，驱动器DR1、DR2、DR3和DR4中的另外三个pMOS上拉器件的源极保持在地，而另外三个抑制器件的栅极保持在VDD。对四个组成的第一电平解码组中的所有字线驱动器应用第二电平解码。
参考图2和上述例子，图1B中RDEC块14输出的、共享WLDECN线15-1上的信号是低的，以防止驱动器DR1中WLDRV<0>的NFET晶体管N1和驱动器DR2中WLDRV<1>的N3导通。输入到驱动器DR2中的PFET P2的源极电路的线20B上的码WLDV<1>的输入是低的，而对于驱动器DR2中的NFET N4单码WLRST<1>的栅极端，该值是高的，以防止PFET P2导通，而使驱动器DR2中的NFET N4导通。PFET P1的源极端上的输入WLDV<0>是高的，以使PFET P1导通，然后，对WL<0>字线26-1充电，达到VPP，该VPP为其升高的逻辑电平“1”。总线22B上码WLRST<1>的复位值在NFET N4的栅极是高的，从而使NFET N4导通，然后，使字线26-2，WLRST<1>放电，达到地，该地为其逻辑电平“0”。激活的WL<0>字线26-1驱动阵列晶体管PFET A1的栅极，以从存储元件读取数据或者将数据写入存储元件。
当存储器阵列处于待机状态时，字线未被激活。因此，在这种情况下，所有阵列晶体管的栅极都处于逻辑电平“0”或者地。
发明内容
根据本发明，提供了一种存储器***，该存储器***包括具有多个字线驱动器存储器阵列，该多个字线驱动器包括在一组字线驱动器中，该组字线驱动器具有n个字线驱动器。行地址解码器块的输出端连接到字线驱动器组中的每个所述字线驱动器。行选择器块的选择器线连接到n个字线驱动器组中的n/2x个所述字线驱动器，其中x＝是大于1的整数。具有用于功率降低输入信号(WLPWRDN)的功率降低输入端和字线功率降低输出端(WLPDN)的功率管理电路连接到字线驱动器，以根据功率降低输入信号，降低其功率消耗。
功率管理电路优选包括多个FET器件、反相器以及负偏置电压，如果没有WLPWRDN信号，则FET器件之一将基准电位连接到WLPDN输出端，而如果存在WLPWRDN信号，则另一个FET将负电压WLNEG连接到WLPDN输出端。
待机功率管理电路优选包括输入端和输出端，而且连接输出端，以改变对字线驱动器内的所述驱动电路施加的偏压，从而在满功率电流操作与减小待机电流操作之间改变其操作。
待机功率管理电路优选包括多个FET器件、反相器以及负偏置电压。如果没有WLPWRDN信号，则FET器件之一将基准电位连接到WLPDN输出端，而如果存在WLPWRDN信号，则另一个FET将负电压WLNEG连接到WLPDN输出端。
根据本发明的另一个方面，待机功率管理电路包括输入端和输出端。设置切换装置，该切换装置包括MOSFET器件，用于根据所述输入端的输入，使所述输出端在正输出信号与负输出信号之间切换。该切换装置至少包括一个反相器以及NMOS器件和PMOS器件。
输入端优选通过反相器连接到上拉晶体管的栅极。输出端与传输晶体管串联。下拉FET晶体管的源极/漏极电路与耦接到所述输出端的负电位的源极串联，以及连接控制FET晶体管，以根据对该输入端施加的功率降低信号，接通或者断开下拉FET晶体管的栅极。
为了提高阵列的性能，本发明将逻辑器件用于阵列晶体管。使用这种器件产生的问题是，增加性能的代价是该器件的待机功率是基于DRAM的阵列晶体管(FA)的待机功率的1000倍(pA)。因此，需要一种用于管理阵列逻辑器件和由该器件构成的存储器阵列的待机功率的装置。
附图说明
图1A和1B示出了在待机操作期间存在问题，或者具有额外功率消耗的现有技术DRAM存储器结构。
图2示出包括两个现有技术字线驱动器电路和一个BL<0>位线以及具有有关阵列电容器的阵列晶体管的图1B所示部分现有技术WLDRV块。
图3示出根据本发明的修改的行体系结构，它提供了用于提供包括高性能模式或者低功率模式的两种工作模式的装置。
图4示出根据本发明的图2所示电路图的修改，它示出了包括与图3所示待机功率管理器(SPM)块的实施例。
图5示出根据本发明的SPM功率管理块的实施例，它包括包含了MOSFET器件的电路，该MOSFET器件包括上拉PFET晶体管、下拉NFET晶体管、传输NFET晶体管以及反相器。
图6示出图5的修改，其中SPM′功率管理块包括***了MOSFET器件的电路，该MOSFET器件包括PFET晶体管、NFET晶体管以及两个反相器。
具体实施方式
参考图3至6，本发明提供了一种用于管理图2所示这种逻辑阵列器件的待机功率的装置。根据存储器阵列是否需要以包括高性能模式或者低功率模式的两种工作模式工作，所提供的待机功率管理器调制阵列器件的偏压。
图3示出根据本发明的修改的行体系结构，它提供了一种用于提供包括高性能模式或者低功率模式的两种工作模式的装置。对于存储器阵列30，该体系结构有四个其他块组成：行地址解码器块14；行选择器块16；字线驱动器块DR；以及待机功率管理块40。待机功率管理(SPM)块40在线32上产生WLPDN输出，用于调制阵列晶体管的偏压点和行解码器14以及字线驱动器块DR输出的逻辑电平“0”。在正常操作(高性能模式)中，行解码器14的输出15-1至15-128和字线驱动器块DR线26-1至26-512的输出的逻辑电平“0”是地。这样就对产生最高性能的阵列晶体管保持偏压。在待机操作(低功率模式)中，行解码器14和字线驱动器块DR的输出的逻辑电平“0”是相对于地的负电压。根据该技术，该电压可以在-0.2V和-1.5V之间。这种偏压情况使阵列待机电流降低3个数量级(从皮安培到飞安培)。如上所述，行选择器(RSEL)块16具有选择器线20A至20D，该选择器线20A至20D连接到一组n个字线驱动器中的n/2x个所述字线驱动器，其中x＝是比1大的整数，例如，行选择器线连接到n/4或者n/8个字线驱动器。
图4示出对图2所示电路图的修改，它示出了包含图3所示待机功率管理器(SPM)块40的实施例。为了说明包括如图1B所示比如512个驱动器电路DR1至DR512的整个阵列的配置，在图4中，SPM块40与两(2)个字线驱动器电路DR1和DR2接口。在图4中，驱动器DR1和DR2与图2的区别在于，通过节点B6，驱动器DR1中的下拉NFET晶体管N1和抑制NFET晶体管N2的源极以及驱动器DR2中的下拉NFET晶体管N3和抑制NFET晶体管N4的源极连接到字线功率降低(WLPDN)线32，而不连接到地(基准电位)。
图5示出SPM功率管理块40的实施例，它包括包含了MOSFET器件的电路，该MOSFET器件包括上拉(pull-up)PFET晶体管P3和P4、下拉(pull-down)NFET晶体管N5、N6以及N8、传输(pass-through)NFET晶体管N7以及反相器I1。WLPDN线36连接到上拉PFET P3的栅极和反相器I1的输入端。通过节点B10，上拉PFET晶体管P3和P4的源极连接到例如约1.2V的正电压VDD。通过节点B8，上拉PFET P3的漏极连接到下拉NFET N5的栅极和下拉NFET N6的漏极。通过节点B7，上拉NFET P4和下拉NFET N5的漏极以及传输NFET N7的源极和NFET N6的栅极连接到下拉NFET N8的栅极。通过节点B9，下拉NFET晶体管N5和N6的源极连接到例如在约-0.2V至约-1.0V之间的字线负电压WLNEG。通过节点B6，传输NFET N7的漏极和下拉NFET N8的源极连接到字线功率降低总线(WLPDN)导线32。
下面说明SPM块40的工作过程。在高性能模式期间，该电路的输入，即，线36上的WLPWRDN是高的或者是逻辑电平“1”。上拉PFET晶体管P3截止，其输入连接到WLPWRDN线36，而其输出连接到节点B12的反相器I1的输出是逻辑电平“0”。上拉PFET晶体管P4和传输NFET晶体管N7的栅极连接到节点B12。处于逻辑电平“0”的反相器I1在节点B12产生低电位，这样防止传输NFET晶体管N7导通。在上拉PFET P4的栅极，与节点B12同样低的电位可以使其导通，而连接到节点B7的上拉PFET P4的漏极端被充电到逻辑电平“1”。下拉NFET N8的栅极也连接到节点B7，因此NFET N8的栅极的电位(逻辑电平“1”)使晶体管N8导通，从而使SPM块40的WLPDN输出线32放电到地，这就是图2所示电路的情况。同样的电位也可以使下拉NFET N6导通。导通将下拉NFET N6的漏极拉到WLNEG电压，这样，还将下拉NFET N5的栅极拉到WLNEG电压。这样，确保下拉NFET晶体管N5不导通。
在待机模式期间，该电路，即，WLPWRDN的输入是低的或者是逻辑电平“0”。上拉PFET晶体管P3导通，并将其漏极充电到逻辑电平“1”，反相器I1的输出也是逻辑电平“1”。传输NFET N7的栅极上的该电位使其导通，并将其漏极电压拉到与其连接到节点B7的源极端相同的电位。以下面的模式设置传输NFET N7的源极电位。在上拉PFET晶体管P4的栅极上，节点B12的逻辑电平“1”不能使其导通到节点B7。由于P3的漏极处于逻辑电平“1”，所以节点B8的电位是节点B10的电位，因此，下拉NFET N5导通，然后，使其连接到节点B7的漏极端放电到节点B9的WLNEG电位。节点B7还是传输NFETN7的源极端。因此，连接到节点B6的WLPDN总线32放电到WLNEG电压。与图2所示的地电位不同，节点B6的该较低电压将行驱动器电路DR1、DR2(直到DR512)和阵列晶体管电路A0/A1等偏压到降低的待机电流状态。当将WLNEG电压连接到节点B6时，驱动器电路DR1至DR512中的所有NFET的源极降低到接近WLNEG电压，这样，当各NFET正在导通时，该WLNEG电压使图4中的节点B2和B4的电压降低到接近WLNEG，从而断开字线26-1和26-2等，而对阵列晶体管电路A0/A1等的栅极施加负偏压，这样导致存储器通路(pass)晶体管的栅极-漏极端的偏压变成反向偏压。这样显著降低了存储大数据或者逻辑电平“1”的电容性存储元件中的漏电流。由于将所有的字线并由此将存储器通路晶体管的所有栅极-漏极端偏压到待机电位，所以将存储器芯片的总待机电流降低几个数量级。
图6示出对图5所做的修改，其中SPM′功率管理块40′包括包含了MOSFET器件的电路，该MOSFET器件包括PFET晶体管P5和P6、NFET晶体管N15、N16、N17以及两个反相器I2/I3。WLPDN线32连接到反相器I2的输入端，通过节点B21，反相器I2的输出端连接到PFET P5的栅极和反相器I3的输入端，通过节点B22，反相器I3的输出端连接到NFET 17和PFET P6的栅极。PFET P5的漏极连接到NFET 15的栅极。通过节点B20，PFET晶体管P5和P6的源极连接到例如约为1.2V的正电压VDD。通过节点B17，PFET P6的漏极连接到NFET N16的栅极和NFET N15的漏极。通过节点B19，NFET晶体管N15和N16的源极连接到例如在约-0.2V至约-1.0V的字线负电压WLNEG。通过节点B6，NFET N17的漏极和NFET N16的漏极连接到字线功率降低总线(WLPDN)线32。
SPM′40’的***基本上与图5中的SPM40的操作相同。当节点B17是高时导通NFET N16导致节点B6降低到WLNEG电位。
下面说明SPM块40’的操作。在高性能模式期间，该电路的输入，即，线36上的WLPWRDN是高的，或者是逻辑电平“1”。其输入端连接到WLPWRDN线36，而其输出端连接到节点B21的反相器I2的输出端处于逻辑电平“0”。其输入连接到反相器I2的输出端B21，而其输出端连接到节点B22的反相器I3的输出端处于逻辑电平“1”。上拉PFET晶体管P5的栅极连接到节点B21。节点B21的逻辑电平“0”或者低电位使上拉PFET晶体管P5导通，然后，将其漏极端充电到VDD。PFET P5的漏极端连接到下拉晶体管N15的栅极端。其栅极端的高电位导致下拉晶体管N15导通，然后，使节点B17放电到WLNEG电位。节点B17还分别连接到下拉NFET晶体管N16的栅极端和上拉PFET晶体管P6的漏极。节点B17的WLNEG电位使下拉NFET晶体管N16截止。处于逻辑电平“1”的节点B22分别连接到下拉NFET晶体管N17的栅极和上拉PFET晶体管P6的栅极。节点B22的高电位分别使上拉PFET晶体管P6截止，而使下拉NFET晶体管N17导通。下拉NFET晶体管N17的导通使WLDPN总线32放电到地，即，高性能模式的逻辑电平“0”。
在待机模式期间，电路的输入，即，线36上的WLPWRDN是低的，或者是逻辑电平“0”。在这种情况下，其输入连接到WLPWRDN线36，而其输出连接到节点B21的反相器I2的输出端处于逻辑电平“1”。通过节点B21其输入连接到反相器I2的输出端，而其输出端连接到节点B22的反相器I3的输出端处于逻辑电平“0”。上拉PFET晶体管P5的栅极连接到节点B21。节点B21的高电位防止上拉PFET晶体管P5导通。节点B17还分别连接到下拉NFET晶体管N16的栅极端和上拉PFET晶体管P6的漏极。处于逻辑电平“0“的节点B22分别连接到下拉NFET晶体管N17的栅极和上拉PFET晶体管P6的栅极。节点B22的低电位分别使上拉PFET晶体管P6导通，而使下拉NFET晶体管N17截止。上拉PFET晶体管P6的导通使下拉NFET晶体管N16的栅极端充电到VDD。这样使下拉NFET晶体管N16导通，而使WLDPN总线32放电到WLNEG，即，待机模式的逻辑电平“0”。
与图2所示的地电位不同，节点B6的该较低电压将行驱动器电路DR1、DR2(直到DR512)和阵列晶体管电路A0/A1等偏压到降低的待机电流状态。当将WLNEG电压连接到节点B6时，驱动器电路DR1至DR512中的NFET的所有源极降低到接近WLNEG电压，当各NFET正在导通时，该WLNEG电压使在图4中的节点B2和B4的电压降低到接近WLNEG，从而断开字线26-1和26-2等，而对阵列晶体管电路A0/A1等的栅极施加负偏压，这样导致存储器通路晶体管的栅极-漏极端的偏压变成反向偏压。这样显著降低了在其内存储大数据或者逻辑电平“1”的电容性存储元件中的漏电流。由于所有的字线，并由此而使存储器通路晶体管的所有栅极-漏极端偏压到待机电位，所以存储器芯片的总待机电流降低几个数量级。
尽管根据上面的(各)特定实施例对本发明进行了说明，但本本技术领域内的专业技术人员明白，在所附权利要求的实质范围内，可以通过修改实施对本发明，也就是说，在不脱离本发明实质范围的情况下，可以在形式和细节上对本发明进行变更。因此，所有这种变更落入本发明范围，而且本发明包含下面的权利要求所述的主题。

Claims (20)

1.一种存储器***，包括：
存储器阵列，
字线驱动器，用于所述存储器阵列，
待机功率管理电路，连接到所述字线驱动器内的驱动电路。
2.根据权利要求1所述的存储器***，其中
所述待机功率管理电路包括输入端和输出端，并且
连接所述输出端，以改变对所述字线驱动器内的所述驱动电路的偏压，从而在满功率电流操作与减小待机电流操作之间改变其操作。
3.根据权利要求1所述的存储器***，其中
待机功率管理电路包括输入端和输出端，
通过反相器，所述输入端连接到上拉晶体管的栅极，
所述输出端与传输晶体管串联，
其源极/漏极电路与负电位的源极串联的下拉FET晶体管耦接到所述输出端，并且
控制所连接的FET晶体管，以根据对该输入端施加的功率降低信号，接通或者断开下拉FET晶体管的栅极。
4.根据权利要求1所述的存储器***，其中
所述待机功率管理电路包括输入端和输出端，
连接所述输出端，以改变对所述字线驱动器内的所述驱动电路的偏压，从而在满功率电流操作与减小待机电流操作之间改变其操作，
所述输出端与传输晶体管串联，
其源极/漏极电路与负电位的源极串联的下拉FET晶体管耦接到所述输出端，并且
控制所连接的FET晶体管，以根据对所述输入端施加的功率降低信号，接通或者断开下拉FET晶体管的栅极。
5.根据权利要求3所述的存储器***，包括：
反相器，具有输入端和连接到第一节点(B12)的输出端，
第一上拉FET晶体管(P3)，具有栅极和通过第二节点(8B)与位于正电源电压与负电源电压之间的第一下拉FET晶体管(N6)的源极/漏极电路串联的源极/漏极电路，所述第一下拉FET晶体管的栅极连接到第三节点(B7)，
第二上拉FET晶体管(P4)，其源极/漏极电路通过所述第三节点(B7)与位于正电源电压与负电源电压之间的第二下拉FET晶体管(N5)的源极/漏极电路串联，
第三下拉FET晶体管(N8)，其源极/漏极电路连接在所述输出端与地之间，
传输晶体管(N7)，其源极连接到所述输出端，其漏极连接到所述第三节点(B7)，
所述反相器的输入端和所述第一上拉晶体管的所述栅极与所述待机功率管理电路的输入端并联，
所述反相器的输出端通过所述第一节点(B12)连接到所述第二上拉晶体管(P4)和所述传输晶体管(N7)的所述栅极，
所述第一上拉晶体管(P4)的所述漏极通过第四节点(B8)连接到所述第二下拉晶体管(N5)的所述栅极，以及
所述第二上拉晶体管(P4)的所述漏极通过所述第三节点(B7)连接到所述下拉晶体管(N7)的所述漏极和所述第三下拉晶体管(N8)和所述第一下拉晶体管(N6)的所述栅极。
6.根据权利要求3所述的存储器***，包括：
第一上拉FET晶体管(P5)，具有连接到第一节点(B21)的栅极和源极/漏极电路，
第一下拉FET(N15)，具有连接到第二节点(B17)的漏极和连接到负电源电压的源极，
第二上拉FET晶体管(P6)，其栅极连接到第三节点(B22)，其源极电路连接到正电源电压，而其漏极连接到所述第二节点(B17)，
第二下拉FET(N16)，其栅极连接到所述第二节点，其漏极连接到所述输出端，而其源极连接到负电源电压，
传输晶体管(N17)，其栅极连接到所述第三节点(B22)，其漏极连接到所述输出端，而其源极连接到地，
第一反相器，其输入端连接到所述待机功率管理电路的输入端，而其输出端连接到所述第一节点(B21)，以及
第二反相器，其输入端连接到所述第一节点(B21)，而其输出端连接到所述第三节点(B22)。
7.根据权利要求1所述的存储器***，其中
待机功率管理电路包括输入端和输出端，
通过反相器，所述输入端连接到上拉晶体管的栅极，
所述输出端与传输晶体管串联，
其源极/漏极电路与负电位的源极串联的下拉FET晶体管耦接到所述输出端，
控制所连接的FET晶体管，以根据对该输入端施加的功率降低信号，接通或者断开下拉FET晶体管的栅极，并且
连接该输出端，以控制偏压，使行驱动器电路具有减小待机电流。
8.一种存储器***，包括：
存储器阵列，
多个字线驱动器，包括在一组字线驱动器中，该组字线驱动器具有n个字线驱动器，
行地址解码器块，其输出端分别连接到所述字线驱动器组中的每个所述字线驱动器，
行选择器块，其选择器线连接到n个字线驱动器的所述组中的n/2x个所述字线驱动器，其中x是大于1的整数，
功率管理电路，其功率降低输入信号(WLPWRDN)的功率降低输入端和字线功率降低输出端(WLPDN)，所述字线功率降低输出端(WLPDN)连接到所述字线驱动器，以根据所述功率降低输入信号，降低其功率消耗。
9.根据权利要求8所述的存储器***，其中
功率管理电路包括多个FET器件、反相器以及负偏置电压，
如果没有WLPWRDN信号，则FET器件之一将基准电位连接到WLPDN输出端，而如果存在WLPWRDN信号，则另一个FET将负电压WLNEG连接到WLPDN输出端。
10.根据权利要求8所述的存储器***，其中
所述待机功率管理电路包括输入端和输出端，并且
连接所述输出端，以改变对所述字线驱动器内的所述驱动电路施加的偏压，从而在满功率电流操作与减小待机电流操作之间改变其操作。
11.根据权利要求9所述的存储器***，其中
功率管理电路包括多个FET器件、反相器以及负偏置电压，
如果没有WLPWRDN信号，则FET器件之一将基准电位连接到WLPDN输出端，而如果存在WLPWRDN信号，则另一个FET将负电压WLNEG连接到WLPDN输出端。
12.一种待机功率管理电路，包括：
输入端和输出端，
切换装置，包括MOSFET器件，用于根据所述输入端的输入，使所述输出端在正输出信号与负输出信号之间切换，
所述切换装置至少包括一个反相器以及NMOS器件和PMOS器件。
13.根据权利要求12所述的待机功率管理电路，包括：
所述输入端通过反相器连接到上拉晶体管的栅极，
所述输出端与传输晶体管串联，
其源极/漏极电路与负电位的源极串联的下拉FET晶体管耦接到所述输出端，以及
控制所连接的FET晶体管，以根据对该输入端施加的功率降低信号，接通或者断开下拉FET晶体管的栅极。
14.根据权利要求13所述的待机功率管理电路，包括：
反相器，具有输入端和连接到第一节点(B12)的输出端，
第一上拉FET晶体管(P3)，具有栅极和通过第二节点(8B)与位于正电源电压与负电源电压之间的第一下拉FET晶体管(N6)的源极/漏极电路串联的源极/漏极电路，所述第一下拉FET晶体管的栅极连接到第三节点(B7)，
第二上拉FET晶体管(P4)，其源极/漏极电路通过所述第三节点(B7)与位于正电源电压与负电源电压之间的第二下拉FET晶体管(N5)的源极/漏极电路串联，
第三下拉FET晶体管(N8)，其源极/漏极电路连接在所述待机功率管理电路的输出端与地之间，
传输晶体管(N7)，其源极连接到所述待机功率管理电路的输出端，其漏极连接到所述第三节点(B7)，
所述反相器的输入端和所述第一上拉晶体管的所述栅极与所述待机功率管理电路的输入端并联，
所述反相器的输出端通过所述第一节点(B12)连接到所述第二上拉晶体管(P4)和所述传输晶体管(N7)的所述栅极，
所述第一上拉晶体管(P4)的所述漏极通过第四节点(B8)连接到所述第二下拉晶体管(N5)的所述栅极，以及
所述第二上拉晶体管(P4)的所述漏极通过所述第三节点(B7)连接到所述下拉晶体管(N7)的所述漏极以及所述第三下拉晶体管(N8)和所述第一下拉晶体管(N6)的所述栅极。
15.根据权利要求13所述的待机功率管理电路，包括：
第一上拉FET晶体管(P5)，具有连接到第一节点(B21)的栅极和源极/漏极电路，
第一下拉FET(N15)，具有连接到第二节点(B17)的漏极和连接到负电源电压的源极，
第二上拉FET晶体管(P6)，其栅极连接到第三节点(B22)，其源极电路连接到正电源电压，而其漏极连接到所述第二节点(B17)，
第二下拉FET(N16)，其栅极连接到所述第二节点，其漏极连接到所述待机功率管理电路的输出端，而其源极连接到负电源电压，
传输晶体管(N17)，其栅极连接到所述第三节点(B22)，其漏极连接到所述输出端，而其源极连接到地，
第一反相器，其输入端连接到所述待机功率管理电路的输入端，而其输出端连接到所述第一节点(B21)，以及
第二反相器，其输入端连接到所述第一节点(B21)，而其输出端连接到所述第三节点(B22)。
16.根据权利要求12所述的待机功率管理电路，其中
所述切换装置包括输入电路和输出电路，
所述输入电路包括连接到PMOS器件的栅极的反相器的输入端，以及
所述输出电路包括：第一NMOS器件，其栅极连接到反相器的输出端，其漏极连接到所述待机功率管理电路的输出端；以及第二NMOS器件，其漏极连接到所述待机功率管理电路的输出端。
17.根据权利要求12所述的待机功率管理电路，其中
所述切换装置包括输入电路和输出电路，
所述输入电路包括连接到PMOS器件的栅极的反相器的输入端，所述反相器的输出端连接到第二PMOS器件的栅极，以及
所述输出电路包括：第一NMOS器件，其栅极连接到反相器的输出端，其漏极连接到所述待机功率管理电路的输出端；以及第二NMOS器件，其漏极连接到所述待机功率管理电路的输出端。
18.根据权利要求12所述的待机功率管理电路，其中
所述切换装置包括输入电路和输出电路，
所述输入电路包括连接到PMOS器件的栅极的反相器的输入端，所述反相器的输出端连接到第二PMOS器件的栅极，
所述输出电路包括：第一NMOS器件，具有源极、漏极和栅极，其栅极连接到反相器的输出端，其漏极连接到所述待机功率管理电路的输出端；以及第二NMOS器件，其源极连接到所述待机功率管理电路的输出端，以及
一对NMOS器件，其源极连接到负电位，而所述一对NMOS器件之一的漏极连接到第一NMOS器件的源极和第二NMOS器件的栅极。
19.根据权利要求12所述的待机功率管理电路，其中
所述切换装置包括输入电路和输出电路，
所述输入电路包括连接到所述待机功率管理电路的输入端的第一反相器的输入端，以及到第二反相器的输入端，所述第一反相器的输出端连接到PMOS器件的栅极，所述第二反相器的输出连接到第二PMOS器件的栅极，以及
所述输出电路包括：第一NMOS器件，其栅极连接到所述第二反相器的输出端，其漏极连接到所述待机功率管理电路的输出端；以及第二NMOS器件，其漏极连接到所述待机功率管理电路的输出端。
20.根据权利要求12所述的待机功率管理电路，其中
所述切换装置包括输入电路和输出电路，
所述输入电路包括连接到所述待机功率管理电路的输入端的第一反相器的输入端，以及到第二反相器的输入端，所述第一反相器的输出端连接到PMOS器件的栅极，所述第二反相器的输出连接到第二PMOS器件的栅极，以及
所述输出电路包括：第一NMOS器件，其栅极连接到所述第二反相器的输出端，其漏极连接到所述待机功率管理电路的输出端；第二NMOS器件，其漏极连接到所述待机功率管理电路的输出端，其源极连接到负电位；第三NMOS器件，其漏极连接到第二NMOS的栅极，其源极连接到所述负电位，其栅极连接到所述第一PMOS器件的漏极。
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