CN1790698A - 半导体器件和设计方法及该方法的记录介质和支持*** - Google Patents

半导体器件和设计方法及该方法的记录介质和支持*** Download PDF

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Abstract

一种半导体器件，通过组合和布置预先登记的功能模块并根据给定的逻辑电路说明确定布线图形来形成，其中所述功能块的未使用的输入管脚经由包含第一导电类扩散层和第一导电类型阱的衬底接触、或包含第二导电类型扩散层和第二导电类型阱的衬底接触与第一或第二电源导通。

Description

半导体器件和设计方法及该 方法的记录介质和支持***
本申请是申请日为1999年4月7日、申请号为99104839.3、发明名称为“半导体器件和设计方法及该方法的记录介质和支持***”的发明专利申请的分案申请。
技术领域
本发明涉及半导体器件、半导体器件设计方法、记录用于执行半导体器件设计方法的程序的记录介质和半导体器件设计支持***，特别涉及能够防止半导体工艺在形成金属布线时由发生在等离子体步骤中的天线效应引起的天线故障的半导体器件、半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计支持***。
背景技术
在近来的半导体工艺布线步骤中，已经使用了各种等离子体技术。代表性的等离子体技术包括：例如，在布线层构图时的干法腐蚀，在多层布线步骤中的布线层绝缘膜的等离子体TEOS膜淀积等，这将在以下称为等离子体步骤。
例如，当执行等离子体腐蚀时，如果扩散层没有与金属布线连接，则等离子体电荷积累在金属布线中，电流流进与金属布线连接的晶体管的栅氧化膜。该电流会使栅氧化膜毁坏，并因为栅氧化膜的膜质量变化而使晶体管特性变化，或者使热载流子寿命下降。这种现象称为“天线效应”，由天线效应引起的故障以下称为“天线故障”。这种天线故障也是由于金属布线侧壁的天线效应引起的。为了简单说明，只考虑金属布线的区域。
当超小型化时这种天线故障继续恶化下去；因素如下：
首先，晶体管的栅氧化膜本身很薄，并且与常规工艺相比栅氧化膜的耐压能力低。估计膜进一步变薄时，可以修补天线故障，因为栅氧化膜中的隧道电流增长。但认为至少在0.25-μm设计规则中CMOS通常所用的栅氧化膜厚度为大约5nm时，天线规则是向着不好的方向发展的。
其次，最小栅宽度随着工艺的超小型化而减少，虽然使用了超小型化工艺，但是布线长度没有大幅度缩短，因为如果考虑生产率等而芯片尺寸组超小型化为大约10mm见方，则信号布线长度不会缩短。
第三，虽然由于在布线的干法腐蚀步骤中在过腐蚀时从布线的侧壁进入的等离子体引起的损害是天线故障的主要因素，但是如果布线宽度变窄，则布线膜厚不能太薄，以便给布线的电迁移提供电阻并抑制电阻值。
第四，随着布线图形变精细，在腐蚀时等离子体密度也有上升趋势。
由于上述因素，如果在近来的精细工艺中天线比大约为几千，那么虽然在0.8μm设计规则中常规CMOS等中大约十万的天线比中没有发生什么问题，但如栅氧化膜的破坏或晶体管特性的下降的天线故障已经在非常普通设计的LSI的制造工艺过程中发生了。“天线比”一般指栅氧化膜的面积和导电层的面积之间的比，其中在等离子体腐蚀时产生的等离子体电荷积累在该导电层中。
为抗干扰，考虑到常规I/O管脚需要的封装和处理时远离ESD保护的晶片扩散步骤，需要采取防止芯片中的静电破坏的措施。
上述“约几千的天线比”意味着不仅对如电源之类的长图形，而且对LSI中一般的信号布线，设计上都需要考虑天线故障。这使用现行工艺的一般值表示。
例如，假设栅氧化膜部分的面积，即栅长度×栅宽度为0.25μm×0.6μm，布线宽度为0.4μm，并应用“假设布线的天线比＝3000或更高为失效”的天线规则，容许的布线长度为1125μm。但是，在天线比计算中，只是其中积累了等离子体电荷的导电层面积被作为布线面积计算。
因此，为使用在如上所述具有10mm见方芯片尺寸的LSI芯片一侧上布置的金属布线，应用此天线规则则金属布线变为可能引起天线故障的天线布线。但是，这不意味着无论什么时候使用这种天线比都会发生天线故障。如果在等离子体步骤中扩散层与目标布线连接，则等离子体电荷经过扩散层逸出，因此在栅氧化膜中不会发生天线故障；这个事实也需要考虑。这意味着，如果存在带有栅氧化膜的铝图形与长铝布线连接，而不与扩散层连接，则将发生天线规则失效。
下面介绍在实际LSI设计中是怎样发生天线规则失效的和在发生天线故障，即天线规则失效时采取的常规措施的具体例子。
首先介绍防止天线故障的相对容易的措施的具体例子。图16是表示在功能块中不用的输入管脚与电源总线连接并且电压被固定的状态的示意图。在图中，在如RAM或ROM的功能块2101中，不用的第二金属输入管脚2102经过第一金属布线2103与第二金属电源总线104连接，并且电压被固定。第二金属电源总线104与第三金属电源总线105连接。当在如此构形的LSI的布线步骤中腐蚀第二金属时，第三金属电源总线105尚未存在。这样，相对于与不用的第二金属输入管脚2102连接的栅氧化膜，在没有与扩散层连接的浮置状态中，第二金属电源总线104成为大型天线布线。
可作为在发生这种天线失效时采取的措施是，给天线布线或第一金属布线2103的第二金属电源总线104加上如图17A或17B所示的天线保护二极管的方法，把第一金属布线2103改变成第三金属布线的方法，等等。
如果根据第一措施加上天线保护二极管，等离子体电荷通过上述保护二极管的扩散层逸出，从而消除了天线故障的发生。图17A是表示n+扩散层-P阱型天线保护二极管2201的结构的示意图，其中天线保护二极管2201由n+扩散层2202和固定到电源电压VSS的P阱2203构成，图17B是表示p+扩散层-N阱型天线保护二极管2211的结构的示意图，其中天线保护二极管2211由p+扩散层2212和固定到电源电压VDD的N阱2213构成。
如果根据第二措施第一金属布线2103改变为第三金属布线，在腐蚀形成第二金属电源总线104的第二金属时功能块2101和第二金属电源总线104分开，这样就不能发生天线故障了。
如果不用的输入管脚固定在由标准宏单元形成的正常块中，通常它会固定到宏单元中的电源上或宏单元中的电源与之连接的电源总线上。由于标准宏单元中的电源几乎毫无疑问地提供有衬底接触，存在经过扩散层到阱的路径。这样在由标准单元形成的这种块中，不太可能在电压固定的不用的输入管脚中发生天线故障。
下面参照图18A-18C说明更好地防止天线故障的信号布线的具体例子。图18A是描绘从一个反相器2301到另一反相器2302的信号布线的布局的示意图。
在自动布局布线工具中，通常使用分配的纵向和横向布线层用于布线，而没有考虑上述天线规则。假设设置一个信号布线作为第一金属布线2312，它是很长的，如图18A所示。即，是使用第一金属布线2311、2312和第二金属布线2321的布线布局。
在图18A的布局中，由于反相器2301中的晶体管的漏扩散层与信号布线连接，所以好象不会发生天线故障。但是，应该注意到，当腐蚀第一金属布线2312时，不存在第二金属布线2321。那就是说，反相器2301的漏扩散层没有与第一金属布线2312连接，它是很长的并且是能够为反相器2302的晶体管栅氧化膜引起天线故障的布线。
考虑天线规则的布局设计尚不通用，并且现在抵抗天线故障的有效措施尚未确立标准。目前被用做解决天线故障的措施是，例如，对较长的并且可能引起天线故障的第一金属布线2312b加上天线保护二极管的方法，如图18B所示；在图18A中的第一金属布线2312的中间点提供扩散层布线2503的方法，如图19A所示；指定使用上层布线2541，如第二或第三金属作为图18A中的第一金属布线2312并且再次进行自动布线处理的方法，如图19B所示等。
如果根据第一措施加上天线保护二极管，等离子体电荷通过上述保护二极管的扩散层逸出，从而消除了天线故障的发生。天线保护二极管可以是图18B所示的n+扩散层-P阱型天线保护二极管2303，或图18C所示的p+扩散层-N阱型天线保护二极管2304；它可以设计成对与保护二极管连接的信号线施加反向偏置，使得如果信号线的电压电平变高或低，在操作时都不会有什么问题。为精确起见，如果加上了天线保护二极管，由于增加了扩散电容而使信号线的负载变重。但是，如果在掩模操作时二极管完全嵌入会引起天线失效的布线中，布线负载问题就出现了；如果加上最小尺寸的接触等，则很难发生负载电容问题。
如果根据第二措施在图18A中的第一金属布线2312的中间点提供穿过扩散层布线2503的布线路线，等离子体电荷通过扩散层逸出，从而消除了天线故障的发生。图19A表示使用形成在固定到电源电压VSS的P阱上的n+扩散层的例子。
另外，如果根据第三措施在腐蚀形成第二金属布线2321的第二金属时特别使用第三金属布线2541作为第一金属布线2312和再次进行自动布线工序，如图19B所示，第二金属布线2321和反相器2302的栅氧化膜分开，反相器2301的扩散层与第二金属布线2321相连，这样就不会发生天线故障了。
然而，在天线故障或天线规则失效发生时采取的上述常规措施具有以下问题：
首先，对于所有的措施，需要对天线失效的附加校正，当尝试使用CAD工具用于自动操作时，不存在清楚的和有效的程序。那就是说，在接近于设计结束的一个芯片布局布线阶段会常常发现天线规则失效，现行CAD的自动布局布线工具不能提供用于避免天线规则失效的功能。因此，在现有技术的目前状态，在要进行掩模工序的阶段发现失效时，设计者对器件需要手工增加天线保护二极管。这种在设计阶段的退步和手工工作的发生是设计自动操作的最大问题。
第二措施(见图19A)涉及性能问题。在金属布线的中间点提供穿过扩散层的布线路线，由于扩散层的存在与金属布线相比增加了大电容值，使电路操作速度变坏。如果工艺是硅化物工艺，电路操作速度的这种变坏可以减轻一些。
对于第一和第二措施的共同问题是设计风格上的局限性。近年来，已经尽可能采用了实施步骤与布局设计同时进行的技术，用于缩短从LSI设计到制造的时间。例如，在块级芯片完成时，如果一方面布置块并从地开始掩模并开始扩散，另一方面布局设计推进并且在顶层上使用铝布线的后来布局设计中发现天线规则失效，则该失效不能通过改变下层的设计来处理。
在这种情况下，不得不通过改变布线来避免这种失效；例如，设置限制以便使用上层金属代替发生天线规则失效的金属布线。这种情况下，在布线腐蚀阶段将布线与扩散层连接，解决了天线规则失效。但是，如果失效发生的频率增加，对布置有布线阱的器件进行作为抵制天线规则失效的措施的布线校正，大大改变顶层铝布线和布线图形的拥塞度。然后，当再次进行布线时，不能配合在进行天线规则失效校正之前固定的同一区域上，或者布线拥塞度和布线长度被改变，这样引起了预先没有发生的在逻辑电路设计上发生时序失效的问题。
在近来的LSI设计中，其布线延迟将被抑制的信号已经尽可能用上层的厚金属膜布线以平稳的间隔布线；对于速度特性来说上层布线的拥塞度的增加是不希望的。
发明内容
因此本发明的目的是提供半导体器件、半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计方法支持***，其能够防止半导体工艺在形成金属布线时在等离子体步骤中发生的天线效应引起的天线故障。
本发明的另一目的是提供半导体器件、半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计方法支持***，如果发生天线故障或天线规则失效，本发明可以通过CAD工具等的自动处理高速和准确地处理天线故障或天线规则失效。
本发明的又一目的是提供半导体器件、半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计方法支持***，如果天线故障或天线规则失效发生，可以通过CAD工具等的自动处理尽可能用上层金属布线克服天线故障或天线规则失效，结果通过小规模的改变就可以处理天线故障或天线规则失效，从而在采取措施之前和之后逻辑电路设计上的操作时序不会很大地改变。
根据本发明的第一方案，提供了半导体器件、半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计方法支持***，其中作为将在单元库等中登记的单元等，登记步骤(登记装置)预先登记第一单元等，其具有包括与该单元等的输入管脚连接的第一导电类型扩散层和与第二电源电压连接的第二导电类型阱的第一导电类型二极管，或具有包括与该输入管脚连接的第二导电类型扩散层和与第一电源电压连接的第一导电类型阱的第二导电类型二极管；和第二单元等，其不含有第一或第二导电类型二极管并包括与第一单元等相同的逻辑和相同的驱动能力，确定步骤(确定装置)确定在天线比是与栅极电连接的布线导体的面积和栅极的面积之间的比时，引到输入管脚和栅极的天线比是否超过半导体器件中容许的天线比，如果输入管脚与超过天线比的栅极电连接，选择步骤(选择装置)选择使用第一单元等。
即，在执行自动布局布线之后，发生单元等的替换。但是，只给需要防止可能发生天线故障或可能发生天线规则失效的节点加上保护二极管，这样抑制了半导体器件面积的增加和不形成额外保护二极管；因而可以抑制布线的寄生负载电容的增加，结果可以缩短信号传输延迟时间，并且可以降低半导体器件的功率损耗。
根据本发明的第二方案，提供半导体器件、半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计方法支持***，其中作为将在单元库中登记的单元等，登记步骤(登记装置)登记中继器单元，每个中继器单元具有缓冲器或反相器和包括与缓冲器或反相器的输入管脚连接的第一导电类型扩散层和与第二电源电压连接的第二导电类型阱的第一导电类型二极管，或包括与该输入管脚连接的第二导电类型扩散层和与第一电源电压连接的第一导电类型阱的第二导电类型二极管，确定步骤(确定装置)确定在天线比是与栅极电连接的布线导体的面积和栅极的面积之间的比时，在半导体器件中引到输入管脚的布线导体是否超过半导体器件中容许的天线比，如果布线导体超过容许的天线比，***步骤(***装置)把一个或多个中继器单元***布线导体的任意点。最好是，中继器单元包括串联连接的两个缓冲器或反相器，并且输出缓冲器或反相器具有比输入缓冲器或反相器大的驱动能力。
这样，通过***一个或多个中继器单元，担心可能发生天线故障或天线规则失效的长布线导体被分割，由此可以抑制信号传输延迟(第一优点)。随着缩短布线长度，可以抑制天线故障(第二优点)。另外，保护二极管加到中继器单元的输入管脚上，由此对于与中继器单元连接的分开的金属布线来说，不会发生天线规则失效(第三优点)。
根据本发明的第三方案，提供半导体器件、半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计方法支持***，其中制造含有第一导电类型扩散层和第一导电类型阱的衬底接触，或者包含第二导电类型扩散层和第二导电类型阱的衬底接触，从而单元等不用的输入管脚经过衬底接触与第一或第二电源电压电连接，由此即使在没有加保护二极管的结构中，也能提供流入扩散层中的路径。这样，通过把不用的管脚连接到电源电压总线上并固定不用管脚的电压，不会引起天线规则失效。由于这导致阱电压的稳定化，从而提高了抗噪声能力、抗闩锁能力等。
根据本发明的第四方案，提供半导体器件、半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计方法支持***，其中在假设与栅极电连接的布线导体的面积和栅极的面积之间的比为天线比时，在每个布线层中与栅极电连接的每个布线导体被限制面积或布线长度，从而布线导体的天线比小于半导体器件中基本容许的天线比的一半，并且被分成至少三部分用于布线。这样，连续地在同一布线层延伸的布线的长度被限制到比原始天线规则值的一半还小，并且被分成至少三部分，由此强行改变布线，即，长布线被分割，由此可以抑制布线的天线比，结果可以减少天线失效的数量。
根据本发明的第五方案，提供半导体器件、半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计方法支持***，其中登记步骤(登记装置)确定在第二导电类型阱上第一导电类型扩散层和接触能或不能放置的位置，或在第一导电类型阱上第二导电类型扩散层和接触能或不能放置的位置，作为要在单元库中登记的每个单元等的形状数据，确定步骤(确定装置)确定在天线比是与栅极电连接的布线导体的面积和栅极的面积之间的比时，在半导体器件中引到输入管脚的布线导体是否超过半导体器件中容许的天线比，如果布线导体超过容许的天线比，***步骤(***装置)选择***第一导电类型二极管或第二导电类型二极管。
这样，通过自动***保护二极管，不必确定保护二极管的设置位置，同时在CAD(计算机辅助设计)***中观察扩散区域、多晶硅等的各个相关层，从而CAD***中的处理量非常轻。
根据本发明的第六方案，提供半导体器件、半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计方法支持***，其中确定步骤(确定装置)确定在天线比是与栅极电连接的布线导体的面积和栅极的面积之间的比时，在半导体器件中引到栅极并在第i布线层中具有长布线的布线导体是否超过半导体器件中容许的天线比；如果布线导体超过容许的天线比，***步骤(***装置)切割在栅极附近第i布线层中的长布线，并且把从栅极到切割点在第i布线层中的短布线导体和切割点前面的第i布线层中的长布线导体通过长度至少为第i布线层上顶层的第j布线层(i＜j≤n)中两个栅格长的桥布线导体连接，由此形成布线导体。
这样，可以采取有效的对付天线规则失效的措施。例如，通过经过第(i+1)布线层的桥布线导体连接，在腐蚀第i布线层的布线时，在桥布线导体布置在第(i+1)布线层中之前引起天线规则失效的第i布线层中的长布线从栅极断开，因此可以采取防止产生天线规则失效的全部措施。担心桥布线不能用于顶层，因为该布线层不存在于顶层上。但是，当腐蚀顶层布线时，几乎已经完成了所需要的电路图形，这样用于驱动信号布线的缓冲器扩散层与所有长布线导体连接，并且在顶层的布线形成步骤中没有天线故障。
即，在本发明中，如果布线的两个空栅格存在于顶层的第j布线层中(或如果可以产生两个空栅格)，可以防止天线故障或天线规则失效发生，并且通过搜索从靠近长布线的栅极一侧的区域确定布置桥布线的点，从而也可以抑制在长布线被桥布线切割之后由引导到栅极侧的剩余布线引起的天线故障的发生。此外，基本上(除非强行提供空栅格)，使用了第j布线层中布线的空栅格，这样基本不会发生任何布线的大移动，在采取防止天线规则失效的桥布线措施之前和之后整个布局基本不变，也没有发生大逻辑电路上的信号时序的改变。由于只使用一个顶布线层，如果从底部按顺序开始掩模顺序同时布局设计以缩短设计周期，可以容易地进行顶布线层的布线布局以处理天线规则。
根据本发明的第七方案，提供半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计方法支持***，其中在***步骤(***装置)中，搜索步骤(搜索装置)从相对于第i布线层中的长布线靠近栅极的一侧搜索叠加在第i布线层中的长布线上的第j布线层中的两个或多个连续空栅格的区域，并确定把桥布线导体***搜索区域中。
这样，可以在使用的设计支持***中有效地采取防止由***步骤(***装置)引起的天线规则失效的桥布线措施。当安装桥布线时，只对结构的布线布局有变化，其中只有原始存在于第i布线层中的长布线的两个栅格被提升到第i布线层上面的第j布线层，因此信号布线的总布线长度、存在于信号布线和任何其它布线之间的寄生附加电容等都几乎没变。此外，桥布线需要至少两个通路电极以连接在第i和第j布线层之间，两通路电极电阻被加到信号布线上，但是基本可以忽略不记。这样，逻辑电路上的信号时序等，在采取防止天线规则失效之前和之后基本没有改变。这消除了正常布局设计和防止天线规则失效的设计之间先前的重复校正的低效设计程序。
根据本发明的第八方案，提供半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计方法支持***，其中如果搜索步骤(搜索装置)不能确定***区域，则***步骤(***装置)在从相对于第i布线层长布线的栅极附近一侧发现叠加在第i布线层长布线上的第j布线层中的空栅格的第一区域，把叠加在第一区域上的第i布线层的位置设置为长布线的切割点，把第i布线层中的切割点前面的长布线导体移动到另一空区域，该空区域包含叠加在移动之后的切割点上的第j布线层中的第二区域，并采用在第一和第二区域上分布的布线导体作为第j布线层中的桥布线导体。这样，即使在顶层的第j布线层中不存在布线的两个或多个连续空栅格，如果可以发现第j布线层中的空栅格的第一区域、在第i布线层中的切割点前面的布线导体可以移动的区域、和第j布线层中的空栅格的第二区域，就可以可靠地防止天线故障或天线规则失效的发生。
根据本发明的第九方案，提供半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计方法支持***，其中如果搜索步骤(搜索装置)不能确定***区域，***步骤(***装置)在从相对于第i布线层长布线的栅极附近的一侧搜索叠加在第i布线层上的第j布线层中的空栅格的第一区域，把第j布线层中的桥布线导体***至少为距离第一区域两栅格长度的第二区域中，并再次在叠加在第二区域上的第i布线层中布线布线导体。这样，即使在上层的第j布线层中不存在布线的两个或多个连续空栅格，如果可以发现第j布线层中的空栅格的第一区域，就可以可靠地防止天线故障或天线规则失效的发生。由于当布线作为整体偏移时校正布线布局，所以在采取防止天线规则失效的措施之前和之后，布线导体的布局不会太大地改变，操作时序等也基本不变。
根据本发明的第十方案，提供半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计方法支持***，其中如果搜索步骤(搜索装置)不能确定***区域，***步骤(***装置)从相对于第i布线层长布线的栅极附近的一侧搜索第一和第二区域，它们是不连续的并且各含有在叠加在第i布线层上的第j布线层中的空栅格，把第j布线层上的第k布线层(j＜k≤n)中的桥布线导体***第一和第二区域之间。这样，即使在上层的第j布线层中不存在布线的两个或多个连续空栅格，如果可以发现两个空区域，第k布线层就可以用于安装桥布线。
附图说明
图1A和1B是概念性地说明本发明第一实施例的半导体器件布局的示意图；
图2是本发明第一实施例的半导体器件设计支持***的方框图；
图3是说明本发明第一实施例的半导体器件设计方法的流程图；
图4A-4E是概念性地说明本发明第二实施例的半导体器件布局示意图；
图5是本发明第二实施例的半导体器件设计方法的流程图；
图6A-6D是概念性地说明本发明第四实施例的半导体器件布局示意图；
图7A-7C是概念性地说明本发明第五实施例的半导体器件布局示意图；
图8是描述本发明第五实施例的半导体器件设计方法的流程图；
图9A和9B是概念性地说明本发明第六实施例的半导体器件布局示意图；
图10是描述本发明第六实施例的半导体器件设计方法的流程图；
图11A-11D是表示第六实施例的具体应用例子的布线布局图形示意图；图11A是采取措施之前的图形图，图11B是采取措施之后的图形图，图11C是表示具有相等的方向余量的桥布线的示意图，图11D是表示具有不同的方向余量的桥布线的示意图；
图12A和12B是表示如果布线不存在两个或多个连续空栅格时要采取的措施的布局图形图(1号)；图12A是采取措施之前的图形图，图12B是采取措施之后的图形图；
图13A和13B是表示如果布线不存在两个或多个连续空栅格时要采取的措施的布局图形图(2号)；
图14A-14C是表示如果布线不存在两个或多个连续空栅格时要采取的措施的布局图形图(3号)；
图15是概念性地表示本发明第三实施例的半导体器件布局的示意图；
图16是表示在被相关技术中功能块中的不用的输入管脚与电源电压总线连接和电压被固定的状态的示意图；
图17A是表示添加天线保护二极管的方法的示意图，图17B是表示把第一金属布线改变为第三金属布线的方法的示意图；
图18A是表示从一个反相器向另一个反相器的信号布线的布局示意图，图18B和18C是表示添加天线保护二极管的方法的示意图；和
图19A是表示在第一金属布线的中间点提供扩散层布线的方法的示意图，图19B是表示确定上层布线和再次进行自动布线工序的方法的示意图。
具体实施方式
下面参照附图按照第一实施例到第六实施例的顺序详细说明本发明的半导体器件、半导体器件设计方法、记录介质和半导体器件设计方法支持***的实施例。虽然下面对每个实施例详细说明根据本发明的半导体器件、半导体器件设计方法和半导体器件设计方法支持***，但是根据本发明的记录介质是记录用于执行半导体器件设计方法的程序的记录介质，因此关于记录介质的说明包含在半导体器件设计方法的说明当中。
本发明的半导体器件、半导体器件设计方法、记录介质和半导体器件设计方法支持***适于LSI布局设计中的栅阵列方法、母片方法或标准单元方法。栅阵列或母片方法指的是这样的方法，即预先制备包括称做基本单元的成组元件的有规则的阵列并且根据所给的逻辑电路确定布线图形的扩散晶片或母片，由此提供所需要的LSI。在该方法中，通过组合基本单元和加上布线图形提供的逻辑门和逻辑功能块的宏单元在程序库中登记，并布局布线用于提供所需要的LSI。标准单元方法指的是这样的方法，即预先在程序库中登记单元(功能块)，在行中基本以几乎相等的高度布置单元，并且根据所给的逻辑电路确定布线图形，由此提供所需要的LSI。本发明还可以适用于布置任何尺寸的大量块的一般单元方法和标准单元方法，本发明的范围不限于这里列出的方法。虽然为了具体说明本发明给出了本发明的半导体器件、半导体器件设计方法、记录介质和半导体器件设计方法支持***的实施例，但是本发明不限于这些实施例，在不脱离根据本发明的半导体器件、半导体器件设计方法、记录介质和半导体器件设计方法支持***的精神和范围的条件下可以做出各种改型。
[第一实施例]
下面参照图1-3详细介绍根据第一实施例的半导体器件、半导体器件设计支持***和半导体器件设计方法。图1A和1B是概念性地表示第一实施例的半导体器件布局的示意图。图2是第一实施例的半导体器件设计支持***的方框图。图3是表示第一实施例的半导体器件设计方法的流程图。
该实施例的特征在于，每个都包括与输入管脚连接的用于防止天线故障或天线规则失效发生的n+扩散层-P阱型保护二极管(或p+扩散层-N阱型天线保护二极管；对于二极管的结构，见图17A和17B)的第一类单元和不含有保护二极管并且具有与第一类单元相同的逻辑和相同的驱动能力的第二类单元预先通过登记装置511或在登记步骤S601中作为要登记的单元在单元库505中登记，通过确定装置514或在确定步骤S604中确定引到输入管脚和栅极的布线导体是否是超过半导体器件中容许的天线比的天线比，如果输入管脚引到超过可容许的天线比的布线导体，通过选择装置515或在选择步骤S605中选择使用第一类单元。天线比是引到栅极的布线导体的面积和栅极的面积之间的比。例如，天线比在0.35μm设计规则中设置为约5000的值，在0.25μm设计规则中设置为约3500的值。
图1A是表示围绕包括NAND门电路407的第二类单元401的布线布局的示意图，其中金属布线403和金属布线405与输入管脚402和404连接。在本例中，例如，如果金属布线403被确定是超过可容许的天线比的天线布线，结果导致天线规则失效，第二类单元401用第一类单元411代替，如图1B所示。即，在图1B中，第一类单元411包括输入管脚412和414，它们分别提供有n+扩散层-P阱型保护二极管420和421，用于防止天线故障或天线规则失效的发生。这样，如果金属布线413是天线布线，当它被腐蚀时，等离子体电荷可以通过保护二极管420的扩散层逸出，NAND门电路417的晶体管栅极没有天线故障。
在图2中，本例的半导体器件设计支持***502包括：用于在单元库505中预先登记单元的登记装置511，用于组合和设置单元同时根据所给的逻辑电路说明501定位单元库505的单元布局装置512，用于确定放置的单元之间的布线同时根据所给的逻辑电路说明501定位单元库505的单元与单元布线装置513，用于检测布线导体的天线规则的确定装置514，用于用包括与输入管脚连接的保护二极管的第一类单元替换与发生天线规则失效的布线导体连接的单元的选择装置515，和用于布局整个芯片并对布线辅助校正的布局布线校正装置516，和输出布局结果(布局布线数据)503。
在本例中，半导体器件的布局设计如下：如图3的流程图所示，首先在步骤S601，单元用登记装置511在单元库505中登记。登记的单元是包括与输入管脚连接的用于防止天线故障或天线规则失效发生的n+扩散层-P阱型保护二极管的第一类单元或不含有保护二极管并具有与第一类单元相同的逻辑和相同的驱动能力的第二类单元。在步骤S602，第二类单元被单元布局装置512组合和布置，同时根据所给的逻辑电路说明501定位单元库505。在步骤S603，布置的第二类单元之间的布线被单元与单元布线装置513确定，同时根据所给的逻辑电路说明501定位单元库505。
在步骤S604，用确定装置514检测布线导体的天线规则。也就是，确定引到输入管脚和栅极的布线导体是否满足可容许的天线比。如果输入管脚与超过可容许的天线比的布线导体导通(天线规则失效)，则控制转到步骤S605，其中包括输入管脚的第二类单元通过选择装置515用第一类单元替换。然后，在步骤S606，布置和布线校正装置516调整由于用第一类单元替换第二类单元而被影响的其它单元的布置并且在调整布置之后对单元间布线进行辅助校正。如果在步骤S604没有发生天线规则失效，布局设计结束。
本说明书假设第一类和第二类单元具有相同的逻辑和相同的驱动能力。但是，如果它们具有相同的形状，即，相同的单元面积和相同的管脚布置，可以通过替换这些单元而简单处理天线规则失效，并且图3(单元布置的调整和布线的辅助校正)的流程图中的步骤S606是不需要的；可以更容易地处理天线规则失效。另一方面，如果重点在于芯片面积而不是设计时间上的微小增加，不包括保护二极管的第二类单元401在设计中可以尽可能小地封装。
如上所述，在本例中，与第一实施例相比，进行自动布置和布线之后，进行单元替换。但是，保护二极管只添加到需要防止可能天线故障或可能天线规则失效发生的节点上，这样可以抑制半导体器件面积的增加并且不形成额外的保护二极管；相应地可以抑制布线的寄生负载电容(输入管脚的输入电容)的增加，结果可以缩短信号传输延迟时间，并且可以降低半导体器件的功耗。
[第二实施例]
下面参照图2、4A-4E和5介绍第二实施例的半导体器件、半导体器件设计支持***和半导体器件设计方法。图4A-4E是概念性地表示第二实施例的半导体器件布局的示意图。图5是表示第二实施例的半导体器件设计方法的流程图。
本例的特征在于，每个包括缓冲器或反相器和与缓冲器或反相器的输入管脚连接用于防止天线故障或天线规则失效发生的n+扩散层-P阱型保护二极管(或p+扩散层-N阱型天线保护二极管；对于二极管的结构，见图17A和17B)的中继器单元预先用登记装置511或在登记步骤S801作为要登记的单元在单元库505中登记，用确定装置514或在确定步骤S804确定引到栅极的布线导体是否是超过半导体器件中的可容许的天线比的天线比，如果该布线导体超过可容许的天线比，用选择装置515或在选择步骤S805中把一个或多个中继器单元***布线导体的任何点中。
下面参照图4A-4E的示意图介绍本例的半导体器件。在相关技术中，在存在非常长的第一金属布线2312的布局中，当腐蚀第一金属布线2312时，反相器2301的漏扩散层不与第一金属布线2312连接，该布线可能引起对反相器2302的晶体管栅氧化膜的天线故障。为解决这个问题，在图4中，长布线被称为中继器的缓冲器704分割，用于减少到反相器702的栅氧化膜。迄今为止，中继器已经用于抑制长布线的RC延迟；这种使用在缩短信号传输延迟时间和防止天线规则失效的措施上都有效。
图4B表示由缓冲器714和与缓冲器714的输入管脚连接的n+扩散层-P阱型保护二极管715构成的中继器单元713的例子。如果中继器单元703是如图4所示由缓冲器704构成，在缓冲器704的晶体管栅氧化膜中可能发生天线故障。如图4B所示，最好n+扩散层-P阱型保护二极管715加到缓冲器714的输入管脚，用于防止天线故障或天线规则失效的发生，由此可以可靠地防止发生天线故障。
中继器单元可以包括反相器，代替缓冲器。在这种情况下，由于信号布线逻辑被反相器翻转，所以几乎以相同的间隔***两个中继器单元。也就是，如图4C所示，引起天线规则失效的布线被分割成三部分，由反相器724和与反相器724的输入管脚连接的n+扩散层-P阱型保护二极管725构成的中继器单元723和由反相器727和与反相器727的输入管脚连接的n+扩散层-P阱型保护二极管728构成的中继器单元726***到分割点上。
此外，中继器单元还可以包括串联的两个反相器。即，如图4D所示，中继器单元733由反相器734和735和与反相器735的输入管脚连接的n+扩散层-P阱型保护二极管736构成。这种情况下，实际上，在图4E中所示的中继器单元743中用于为输出和输入提供不同驱动能力的输出反相器744的面积比输入反相器745的大。
本例的半导体器件设计支持***502具有如图2中所示的结构，与第一实施例的一样。但是在第二实施例中，标号515是用于在发生天线规则失效的布线导体的任何点***一个或多个中继器单元的***装置。
在本例中，半导体器件的布局设计如下：在图5的流程图中，首先在步骤S801，用登记装置511在单元库505中登记单元，登记的单元包括中继器单元，每个中继器单元包括缓冲器或反相器和与缓冲器或反相器的输入管脚连接用于防止天线故障或天线规则失效发生的n+扩散层-P阱型保护二极管或p+扩散层-N阱型天线保护二极管。在步骤S802，单元被单元布置装置512组合并布置，同时根据所给的电路逻辑说明501定位单元库505。在步骤S803，布置的单元之间的布线被单元与单元布线装置513确定，同时根据所给的电路逻辑说明501定位单元库505。
在步骤S804，用确定装置514对布线导体检验天线规则失效。也就是，确定引到栅极的布线导体是否满足可容许的天线比。如果布线导体超过可容许的天线比(发生天线规则失效)，在步骤S805进行控制，其中用***装置把一个或多个中继器单元***布线导体的任何点。此外，在步骤S806，布置和布线校正装置516调节受***一个或多个中继器单元影响的其它单元的布置，并且在布置调节之后对单元与单元布线辅助校正。如果在步骤S804没有发生天线规则失效，则布局设计结束。
如上所述，在本例中，担心发生天线故障或天线规则失效的长布线导体通过***一个或多个中继器单元而被分割，由此可以抑制布线的信号传输延迟。随着布线长度缩短，天线故障被抑制。另外，保护二极管加到中继器单元的输入管脚，即使对于与中继器单元连接的分割金属布线也不会发生天线故障或天线规则失效。
[第三实施例]
下面参照图15介绍第三实施例的半导体器件、半导体器件设计支持***和半导体器件设计方法。图15是概念性地表示第三实施例的半导体器件布局的示意图。
在图15中，(a)和(b)是表示反相器2041的不用的输入管脚与电源电压总线连接和电压被固定的状态的示意图。(a)是从半导体器件上面观看的平面示意图，(b)是沿着(a)的线A-A’截取的剖面示意图。在图15中，反相器2041的不用的输入管脚经过第一金属布线2015与第二电源总线2021(2022)连接，并且电压固定。第二电源总线2021(2022)与第三电源总线2031连接。第二电源总线2021表示VSS的布线，第二电源总线2022表示VDD的布线。当在这样构形LSI的布线步骤中腐蚀第二金属时，第三电源总线2031是不存在的。这样，第二电源总线2021变为相对于与反相器2041的输入管脚连接的栅氧化膜处于没有与扩散层连接的浮置状态大型天线布线。
在本例中，当这样的天线规则失效发生时，为第二电源总线2021(2022)采取如下措施：图15的(c)是根据本例从采取防止天线规则失效的措施的半导体器件的上面观看的平面示意图，(d)是沿着(c)中的线B-B’截取的剖面示意图。如图所示，如果反相器2041的不用的输入管脚与VSS的第二电源总线2021连接，p+扩散层2008形成在P阱2007上，使用了经过通路电极和第一金属布线2014从p+扩散层2008连接到第二电源总线2021的衬底接触，并且形成从第二电源总线2021经过p+扩散层2008到P阱2007的通路。如果反相器2041的不用的输入管脚与VDD的第二金属电源总线2022连接，在N阱2005上形成n+扩散层2006，使用从n+扩散层2006经过通路电极和第一金属布线2013连接到第二金属电源总线2022的衬底接触，并形成从第二金属电源总线2022经过n+扩散层2006到N阱2005的通路。为了分配这种衬底接触，通过掩模操作可以找到放置衬底接触的部分区域，并在找到的部分区域中自动产生衬底接触。为寻找可以放置衬底接触的部分区域，可以使用检测扩散层、多晶硅层等的所有层的技术、检测标准单元和在单元中确定不能放置衬底接触的技术等。
如上所述，在本例中，通过进行掩模操作，为电源VDD产生n+扩散层-N阱型的衬底接触，或为电源VSS产生p+扩散层-P阱型的衬底接触，由此即使在没有添加保护二极管的结构中也能提供流向扩散层的通路。这样，把不用的管脚连接到电源总线并固定不用的管脚的电压不会引起天线规则失效。由于阱电压趋于稳定，所以还提高了抗噪声能力、抗锁定能力等。
[第四实施例]
下面参照图6A-6D介绍第四实施例的半导体器件、半导体器件设计支持***和半导体器件设计方法。图6A-6D是概念性地表示第四实施例半导体器件布局的示意图。
本例的特征在于，当假设引到栅极的布线导体的面积和栅极的面积之间的比是天线比时，限制每一布线层中引到栅极的每个布线导体的面积或布线长度，使其天线比小于半导体器件中可容许的天线比的一半，并且被至少分成三部分用于布线。
下面参照图6A-6D的示意图介绍本例的半导体器件。图6A示意性地表示与反相器901的输入管脚连接的第j布线层的金属布线902的布线布局。在图6B中，为防止长布线902超过容许的天线比而发生天线规则失效，在单元间布线步骤中可以布置在一个布线层上的一个信号布线的长度被限制到规则值的一半或更小。即，布线是由第j布线层的金属布线912、第(j+1)布线层的金属布线913和第j布线层的金属布线914构成。在图6C中，长度设置到规则值的三分之一或更小，该布线由第j布线层的金属布线922、第(j+1)布线层的金属布线923和第j布线层的金属布线924构成。
例如，在图6A中，假设当在金属布线902中积累超过电荷量Q的电荷时，天线故障发生在反相器901的栅氧化膜中，在腐蚀第(j+1)布线层时流入栅氧化膜的电荷量可以减少到大约比通过把第j布线层的金属布线902分割成三部分时的一半多一点，从而第(j+1)布线层的金属布线913的布线长度比如图6B中的天线比的一半还少，或者在腐蚀第(j+1)布线层时流入栅氧化膜的电荷量可以减少到大约为如图6C所示通过把布线分成三部分的三分之二；可以抑制天线故障的发生。
在图6D中，可以布置在一个布线层上延伸的一个信号布线的长度被限制到规则值的五分之一或更少，该布线由第j布线层的金属布线932、934和936和第(j+1)布线层的金属布线933和935构成，由此当第j布线层的金属布线936(开口部分)的图形被腐蚀时，它没有与反相器931的栅氧化膜连接，并且在腐蚀第(j+1)布线层时没有电荷积累在第j布线层的金属布线934中。这样，流入反相器931的栅氧化膜的电荷量可以减少到五分之三，并可以抑制天线故障。
如上所述，在本例中，在同一布线层中连续延伸的布线的长度被限制到原始天线规则值的一半，并且被分成至少三部分，由此强行改变布线，长布线可以被分割，并可以抑制布线的天线比；结果减少了天线失效发生的数量。
[第五实施例]
下面参照图7A-7C和图8介绍第五实施例的半导体器件、半导体器件设计支持***和半导体器件设计方法。图7A-7C是概念性地表示第五实施例的半导体器件布局的示意图。图8是表示第五实施例的半导体器件设计方法的流程图。
本例的特征在于，在P阱上n+扩散层和接触能或不能放置的位置或在N阱上p+扩散层和接触能或不能放置的位置被定义为用登记装置511或在登记步骤S1101在单元库505中要登记的单元的形状数据，用确定装置514或在确定步骤S1104确定引到栅氧化膜的布线导体是否是超过半导体器件中可容许的天线比，如果布线导体超过可容许的天线比，搜索可放置位置或不是不可放置的位置，用***装置515或在***步骤S1106***n+扩散层-P阱型保护二极管或p+扩散层-N阱型天线二极管。
下面参照图7A-7C介绍本例的半导体器件。图7A是表示标准单元方法中的布置和布线布局的示意图。在图中，包括NAND门电路1011的单元1001、包括NOT门电路1012的单元1002和包括NAND门电路1013的单元1003相邻布置。VDD电源总线1005被布线在这些单元的上面，VSS电源总线1006被布线在这些单元的下面。布线导体1004与NAND门电路1013的一个输入连接。
对于具有相当空区域的单元，如在单元库505中被登记的单元的包括NOT门电路1012的单元1002，预先以图7B中的P01所示的形式确定在P阱上n+扩散层和接触可以布置的位置或在N阱上p+扩散层和接触可以布置的位置。
在图7A中，如果布线导体1004被确定为引起天线规则失效的布线，在布线导体1004的路线上搜索可布置的位置，如图7C所示，n+扩散层-P阱型保护二极管1022设置在位置P01，用于防止天线规则失效的发生。
本例的半导体器件设计支持***502具有如图2所示的结构，与第二实施例的一样。但是在第六实施例中，标号515是***装置，在天线规则失效发生时用于在布线导体附近寻找可布置位置和***n+扩散层-P阱型保护二极管或p+扩散层-N阱型天线二极管。
在本例中，半导体器件的设计如下：在图8的流程图中，首先在步骤S1101，用登记装置511在单元库505中登记单元。在P阱上n+扩散层和接触可以布置的位置或在N阱上p+扩散层和接触可以布置的位置，即，n+扩散层-P阱型保护二极管或p+扩散层-N阱型天线二极管可以***的位置定义为已登记单元的形状数据。在步骤S1102中，单元被单元布置装置512组合和布置，同时根据所给的逻辑电路说明501定位单元库505。在步骤S1103，布置的单元之间的布线由单元间布线装置513确定，同时根据所给的逻辑电路说明501定位单元库505。
在步骤S1104，用确定装置514检测布线导体的天线规则。即，确定引到栅氧化膜的布线导体是否满足可容许的天线比。如果布线导体超过可容许的天线比(发生天线规则失效)，在步骤S1105***装置515在该布线导体的布线路径附近搜索可以设置保护二极管的位置，并在步骤S1106把保护二极管***搜索到的位置。此外，在步骤S1107，布置和布线装置516对受***保护二极管影响的单元间布线进行辅助校正。如果在步骤S1104中没有发生天线规则失效，则布局设计结束。
如上所述，在本例中，为自动***保护二极管，在CAD(计算机辅助设计)***中，不需要确定保护二极管的设置位置，同时观察扩散层、多晶硅等各个相关层，从而CAD***的处理量非常轻。因为形成P阱和用于P阱的n+扩散层的结构，与形成N阱和用于N阱的p+扩散层的结构相比，可以将面积的增加抑制到与阱隔离距离一样大。
[第六实施例]
下面参照图2、图9A和9B和图10介绍根据第六实施例的半导体器件、半导体器件设计支持***、半导体器件设计方法。图9A和9B是概念性地表示第六实施例的半导体器件布局的示意图。图10是描述第六实施例的半导体器件设计方法的流程图。
本例的特征在于，用确定装置或在确定步骤S1504确定在半导体器件中引到栅极并在第i布线层中具有长布线的布线导体是否超过可容许的天线比，如果布线导体超过可容许的天线比，第i布线层中的长布线在栅极附近被切割，并且该布线导体用***装置515或在***步骤S1506通过以下方式形成，即把第i布线层中从栅极连接到切割点的短布线导体部分和切割点前面的第i布线层中的长布线导体部分通过第i布线层上面的第j布线层(i＜j≤n)中长度至少为两栅格长的桥布线导体连接。
下面将参照图9A和9B的示意图介绍本例的半导体器件。如前面相关技术中所述，在如图9A所示在第i布线层中存在非常长的金属布线1407的布局中，当腐蚀第i布线层中的金属布线1407时，反相器1401的漏扩散层没有与金属布线1407连接，该布线可能引起对反相器1402的晶体管栅氧化膜的天线故障。为解决该问题，在图9B中，在第(i+1)布线层中的桥布线1403被***到反相器1402的栅极附近的长布线中。
当第i布线层中的金属布线被腐蚀时，第i布线层中的长布线1407b从反相器1402的栅极断开，因为存在桥布线。在存在桥布线时，布线导体被分割之后，与栅极侧连接的布线1409被缩短，而且具有抑制对反相器1402栅氧化膜的天线故障的优点。
本例的半导体器件设计支持***502具有图2中所示的结构，与第二实施例一样。但是在第六实施例中，标号515是用于切割在栅极附近发生天线规则失效的第i布线层中的长布线和通过如下方式形成该布线导体的***装置，所述方式为：即把第i布线层中从栅极连接到切割点的短布线导体部分和切割点前面的第i布线层中的长布线导体部分通过第i布线层上面的第j布线层(i＜j≤n)中长度至少为两栅格长的桥布线导体连接。
在本例中，半导体器件布局的设计如下：在图10的流程图中，首先在步骤S1501，单元预先用登记装置511在单元库505中登记。在步骤S1502，用单元布置装置512组合和布置单元，同时根据所给的逻辑电路说明501定位单元库505。在步骤S1503，用单元间布线装置513确定所布置单元之间的布线，同时根据所给的逻辑电路说明501定位单元库505。
在步骤S1504中，用确定装置514对布线导体检测天线规则。即，确定引到栅极的布线导体是否满足可容许的天线比。如果长布线超过可容许的天线比(发生天线规则失效)，在步骤S1505***装置515切割栅极附近的第i布线层中的长布线并用如下方式形成该布线导体，即把第i布线层中从栅极连接到切割点的短布线导体部分和切割点前面的第i布线层中的长布线导体部分通过第i布线层上面的第j布线层(i＜j≤n)中长度至少为两栅格长的桥布线导体连接。另外，在步骤S1507，布置和布线校正装置516对由于保护二极管的***而受影响的单元间布线进行辅助校正。如果在S1504中没有发生天线规则失效，则布局设计结束。
在相关技术中，如果天线规则失效发生或没有发生，都采用图9A或9B的结构。但是通过本例的半导体器件，图9B所示的桥布线布置在栅极附近。此外，以前偶然存在的桥布线是用于给信号布线定路线的。这样，第(i+1)布线层中的布线要求信号部分上下分布和跨越，因此需要至少三个栅格的长度。本例意在用于切割第i布线层中的长布线和经过第(i+1)布线层中的桥布线连接切割部分，因此第(i+1)布线层中的布线只需要至多两个栅格的长度。两个栅格长度的桥布线是为跨过另一信号所使用的前一桥布线所不能具备的结构。根据本例防止天线规则失效的措施是非常实用的，因为它只需要在布线步骤采取，并且消除了在晶体管步骤中添加保护二极管的必要。
由于与图9A中的长布线1407相比，图9B中经过通路电极1413和1414的布线部分1403、1407b和1409使用只有两个栅格长度的上层布线，所以在采取根据本例的措施之前和之后信号布线长度、用于信号布线的寄生负载电容等都变化很小。因此，在采取防止天线规则失效之后设计者再想消除逻辑电路设计中的操作时序失效不太可能；并且可以达到有效的半导体器件设计。
此外，参考图11A-11D说明本例的具体应用例子。图11A是在采取桥布线之前的图形图，图11B是采取桥布线之后的图形图，图11C是具有相等的方向余量的桥布线的示意图，图11D是具有不同方向余量的桥布线的示意图。
这里使用算法用于使用搜索装置517(在搜索步骤1505)在叠加在第i布线层中的长布线上的第j布线层中搜索两个或多个连续空栅格的区域并从相对于第i布线层中的长布线上的栅极附近一侧被搜索到，并且把上述桥布线导体***到***装置515中所搜索到的区域中。
例如，在图11A中，假设在具有第i布线层中的金属布线1601a-1601e、第(i+1)布线层中的金属布线1602a-1602h和引到栅氧化膜的第(i-1)布线层中的金属布线1600的布线布局中第i布线层中的金属布线1601c被确定有天线规则失效。
在这种情况下，作为采取的措施，第i布线层中的金属布线1601c上面的第(i+1)布线层中的两个或多个连续空栅格被从与栅氧化膜附近的第(i-1)布线层中的金属布线1600连接的一侧搜索。如果不存在两个连续空栅格，可以生成它们。形成天线布线的第i布线层中的金属布线1601c在两个连续空栅格的区域中被切割成两部分，第i布线层中的金属布线切割部分1601c’和1601c”被第(i+1)布线层中的长度为两个栅格的桥布线1603连接。图中连接部分的三角符号表示第i布线层金属和第(i+1)布线层金属的连接通路电极。在图11A-11D所示的具体例子中，在第(i+1)布线层中需要至少两个连续空栅格的区域，但是在第i布线层中不需要新的布线栅格。只需要对布局图形和电路性能非常小的改变；该具体例子是理想的应用例子。
由于已经假设金属布线到通路电极相等的方向余量而进行了说明，如图11C所示，提供了使用两个栅格长度的桥布线1603的措施。但是，应该注意到，如果金属布线距离通路电极具有不同的方向余量，如图11D所示，为在接触形状的长方向连接桥布线，桥布线变为三个栅格的长度(为在接触形状的短方向连接桥布线，可以为两个栅格长度)。不同的方向余量设计成使得布线间隔可以在小余量的一个方向窄；增加称为保留物的凸出金属，以便提供接触区域和电迁移电阻。
如上所述，在本例中，如果在顶层的第j布线层中存在布线的两个空栅格(或如果可以产生两个空栅格)，可以防止天线故障或天线规则失效的发生。通过搜索从长布线的栅极附近一侧的区域确定布置桥布线的点，从而在长布线被桥布线切割之后也可以抑制由引到栅极侧的剩余布线引起的天线故障。由于使用了第j布线层中的布线的空栅格，所以基本没有对其它布线层进行大移动，在采取防止天线规则失效的措施之前和之后整个布局基本没变，并且大逻辑电路上的信号时序也没改变。由于使用了顶布线层，如果从底部按顺序开始掩模顺序同时布局设计以缩短设计期间，可以容易控制顶布线层的布线布局以处理天线规则并可以有效地采取防止天线规则失效的措施。
[第六实施例的第一改型]
下面将说明如果在顶层的第j布线层中不存在两个或多个连续空栅格在***装置515(或在搜索装置517或在搜索步骤1505)中要采取的措施。
在第六实施例的第一改型中，从相对于第i布线层中的长布线的栅极附近一侧搜索叠加在第i布线层中的长布线上的第j布线层中的空栅格的第一区域，叠加第一区域的第i布线层的位置被设置为长布线的切割点，第i布线层中的切割点前面的长布线导体移动到含有叠加在移动之后切割点上的第j布线层中的第二区域的另一空区域，采用在第一和第二区域上延伸的该布线导体作为第j布线层中的桥布线导体。
图12是描述如果在第(i+1)布线层中不存在两个或多个连续的空栅格而要采取的措施的布局图；图12A是在采取措施之前的图形图；图12B是采取措施之后图形图。首先在图12A中，假设在具有第i布线层中的金属布线1701a-1701f、第(i+1)布线层中的金属布线1702a-1702i、和在引到栅氧化膜的第(i-1)布线层中的金属布线1700的布线布局中第i布线层中的金属布线1701c被确定有天线规则失效。
在这种情况下，作为措施，从与栅氧化膜附近的第(i-1)布线层中的金属布线1700连接的一侧搜索第i布线层中的金属布线1701c上的第(i+1)布线层中的两个或多个连续空栅格的第一区域，但是没有发现。然后，从栅氧化膜附近一侧搜索第i布线层中金属布线1701c上的第(i+1)布线层中的两个或多个连续空栅格的第一区域。从第一区域引出第(i+1)布线层中的桥布线的一端，第i布线层中的布线1701c被切割为布线1701c’。然后搜索第(i+1)布线层中第一区域下面的第n布线层中的空栅格的第二区域，确定切割点前面的第i布线层中的布线导体是否可以移动到含有第二区域的空区域中。如果可以移动到该区域，移动到布线1701e’和第二区域的布线导体作为桥布线的另一端。
如上所述，在该改型中，即使在顶层的第j布线层中不存在布线的两个或多个连续空栅格，如果可以找到第j布线层中的空栅格的第一区域，第i布线层中的切割点前面的布线导体可以移动到的区域，和第j布线层中的空栅格的第二区域，就可以可靠地防止天线故障或天线规则失效的发生。
[第六实施例的第二改型]
在第六实施例的第二改型中，如果不能确定***区域，从相对于第i布线层中的长布线的栅极附近一侧搜索叠加在第i布线层中的长布线上的第j布线层中的空栅格的第一区域，第j布线层中的桥布线导体被***距离第一区域至少两个栅格长度的第二区域中，叠加在第二区域上的第i布线层中的布线导体被再次布线。
这样，即使在顶层的第j布线层中不存在布线的两个或多个连续空栅格，如果能找到第j布线层中的空栅格的第一区域，就可以可靠地防止天线故障或天线规则失效的发生。由于在布线作为整体转移时校正布线布局，所以在采取抑制天线规则失效的措施之前和之后布线导体的布局不会改变很大，操作时序等也基本不变。
下面参照图13A和13B讨论一个特定例子。在该特定例子中，如图3A所示，如果在到栅氧化膜的第(i-1)布线层中的布线1800上面第(i+1)布线层中布线栅格是空的，并且对于该栅格下面的第i布线层中具有可改变的点，则使用布线1800上面的空栅格以安装具有顶布线层的桥布线。似乎这个例子的存在很偶然并且非常罕见，但是如果输入管脚上的其它任何布线被强行去掉，并对输入管脚加上具有顶布线层的布线桥，然后再布局，这个例子是适用的。
[第六实施例的第三改型]
在第六实施例的第三改型中，如果不能确定***区域，从相对于第i布线层中长布线的栅极附近一侧找到不连续的并各含有覆盖第i布线层中长布线的第j布线层中空栅格的第一区域和第二区域，并且第j布线层(j＜k≤n)上的第k布线层中的桥布线导体被***到第一和第二区域之间。
图14是描述如果在第(i+1)布线层中不存在布线的两个或多个连续空栅格时要采取的措施的布局图形；图14A是采取措施之前的图形图；图14B是采取措施之后的图形图，图14C是描述采取措施之后的布线的示意图。首先在图14A中，假设在具有第i布线层中的金属布线1901a-1901e、第(i+1)布线层中的金属布线1902a-1902h、和在引到栅氧化膜的第(i-1)布线层中的金属布线1900的布线布局中第i布线层中的金属布线1901c被确定有天线规则失效。
在这种情况下，作为措施，从与栅氧化膜附近的第(i-1)布线层中的金属布线1900连接的一侧搜索第i布线层中的金属布线1901c上的第(i+1)布线层中的两个或多个连续空栅格的第一区域，但是没有发现。然后，如果可以检测到具有每个含有第i布线层中的金属布线1901c上的第(i+1)布线层中空布线栅格的两个远距离的区域，两个区域被具有第(i+2)布线层中的金属布线的桥布线1903连接，如图14B所示。在该改型中，如图14C所示，使用上层的第(i+2)布线层，但是如果不存在两个连续的空栅格，也可以采取桥布线的措施，在形状上不会有大的变化，因此该改型提供了防止在下层中的金属布线中发生天线规则失效的方便措施。
如上所述，根据半导体器件、半导体器件设计方法、半导体器件设计方法记录介质和半导体器件设计支持***，可以防止在半导体工艺中由发生在形成金属布线时等离子体步骤的天线效应引起的天线故障。如果发生天线故障或天线规则失效，可以用CAD工具等的自动处理以高速度和精确地处理。此外，可以尽可能地用CAD工具等的自动处理尽可能用顶层布线防止天线故障或天线规则失效。结果，可以用小规模的改变来处理天线故障或天线规则失效，从而在采取措施之前和之后逻辑电路上的操作时序不会太大改变。

Claims (4)

1.一种半导体器件，通过组合和布置预先登记的功能模块并根据给定的逻辑电路说明确定布线图形来形成，
其中所述功能块的未使用的输入管脚经由包含第一导电类扩散层和第一导电类型阱的衬底接触、或包含第二导电类型扩散层和第二导电类型阱的衬底接触与第一或第二电源导通。
2.一种半导体器件设计方法，通过组合和布置预先登记的功能模块并根据给定的逻辑电路说明确定布线图形来形成半导体器件，所述设计方法包括以下步骤：
产生包含第一导电类扩散层和第一导电类型阱的衬底接触或包含第二导电类型扩散层和第二导电类型阱的衬底接触，使得所述功能块的未使用的输入管脚经由衬底接触与第一或第二电源导通。
3.一种计算机可读记录介质，将权利要求2所述的半导体器件设计方法存储为使计算机执行该半导体器件设计方法的程序。
4.一种半导体器件设计支持***，通过组合和布置预先登记的功能模块并根据给定的逻辑电路说明确定布线图形来自动地形成半导体器件，所述设计支持***包括：
用于产生包含第一导电类扩散层和第一导电类型阱的衬底接触、或包含第二导电类型扩散层和第二导电类型阱的衬底接触的装置，使得所述功能块的未使用的输入管脚经由衬底接触与第一或第二电源导通。
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