CN1755753A - 使用非晶硅薄膜晶体管的高稳定性位移电路 - Google Patents

Abstract

本发明公开了一种使用非晶硅薄膜晶体管的高稳定性位移电路，利用两相位相反的时钟脉冲信号控制位移电路的动作机制与位移电路内各晶体管的偏压关系，使得晶体管可处于正负偏压交替的驱动条件，以此抑制晶体管的临界电压位移，使其临界电压不随使用时间的增加而过度增加，也可提高非晶硅薄膜晶体管的寿命，延长位移电路的使用时间。

Description

使用非晶硅薄膜晶体管的 高稳定性位移电路

技术领域

本发明涉及一种使用非晶硅薄膜晶体管作为电路组成元件的扫描位移电路，该位移电路可抑制非晶硅薄膜晶体管元件临界电压的位移现象，减缓其临界电压位移的程度，进而提高扫描位移电路的稳定性，延长位移电路的使用时间。

背景技术

近年来，薄膜晶体管面板技术不断进步，其中包括可整合于面板上的驱动电路的设计。如玻璃上***(system on glass，SOG)技术，可用非晶硅(amorphous silicon；a-Si)制程与低温多晶硅(LowTemperature poly-silicon；LTPS)制程来实现，低温多晶硅晶体管与非晶硅晶体管最大的区别在于其电性与制程繁简的差异。低温多晶硅晶体管拥有较高的载子移动率，然而其制程上却比较复杂；而非晶硅晶体管则反之，虽然非晶硅的载子移动率不如低温多晶硅，但由于其制程较简单且成熟，因此在成本上具有不错的竞争优势。

但是，由于制程能力的限制，导致所制造出来的晶体管元件的临界电压值(Vth)会由于外加偏压(bias stress)的影响而逐渐上升，这是非晶硅晶体管无法实现SOG的重要原因。在现有技术中，使用非晶硅薄膜晶体管作为组成元件的扫描位移电路，其中有数个非晶硅薄膜晶体管元件会有临界电压位移的不稳定现象，随着使用时间的增加，临界电压位移的程度会严重影响扫描位移电路的正常运作，甚至最后扫描位移电路会因此而失效。

美国专利US 6,690,347(Shift register and liquid crystal displayusing the same)(2004年2月10日)中提出了一种扫描位移电路。请同时参阅图6、7所示，分别为该专利的位移缓存器电路的示意图与时序图。该电路中，晶体管NT2与晶体管NT4只有在输入端子IN为高准位状态VDD时、及输出端子OUT为高准位状态VDD时的2个脉冲波(pulse)的时间，晶体管NT2与晶体管NT4的栅-源极电压Vgs2与Vgs4电压偏压值才为零，其余所有时间晶体管NT2与晶体管NT4的栅-源极电压Vgs2与Vgs4的电压偏压值都为正偏压，如图7所示。因此，晶体管NT2与晶体管NT4会因受长时间的正偏压条件的影响，而产生严重的临界电压位移现象，如图8所示，晶体管NT2与NT4的临界电压将随着使用时间而逐渐上升。

当晶体管NT2与晶体管NT4产生严重的临界电压位移现象时，其临界电压值会比正常值增大许多，这将会产生下列问题：

1、当输出端子OUT维持为低准位状态VSS时，须通过晶体管NT2的持续导通，使输出端子OUT与电源电压VSS之间保持在低阻抗的状态。然而，当晶体管NT2的临界电压值不断增大时，将会使得输出端子OUT与电源电压VSS之间的阻抗值也不断增大，造成输出端子OUT容易受其它信号或噪声的影响而无法维持在低准位状态VSS，因此，该位移电路所提供的扫描信号会失真，进而使显示面板的驱动发生误动作。

2、当输出端子OUT维持为低准位状态VSS时，为了避免时钟脉冲信号CK的高准位信号VDD通过晶体管NT1而影响输出端子OUT的低电压准位VSS，必须使节点P1维持在低准位状态VSS，以确保晶体管NT1处于截止状态，而节点P1要维持在低准位状态VSS，是通过晶体管NT4的持续导通而达到。然而，当NT4的临界电压值不断增大时，这会使得节点P1与电源电压VSS之间的阻抗值也不断增大，造成节点P1容易受其它信号或噪声的影响而无法维持在低准位状态VSS。因此，时钟脉冲信号CK的高准位信号VDD就可能通过晶体管NT1而影响到输出端子OUT的低电压准位VSS，使位移电路所提供的扫描信号失真，从而使显示面板的驱动发生误动作。

发明内容

本发明要解决的技术问题在于克服上述现有技术中存在的缺陷，提供一种能抑制非晶硅薄膜晶体管元件产生临界电压位移现象的电路动作机制，避免可用非晶硅晶体管因临界电压的位移现象而影响位移缓存器电路的扫描信号。

本发明可应用于使用非晶硅薄膜晶体管作为组成元件的位移缓存器，可整合于玻璃基板的扫描驱动电路，其各阶依序串接在一起并将输出信号G1、G2、G3、G4...送至面板的栅极控制线；其电源有高准位供应电压与低准位供应电压，输入信号包括第一时钟脉冲信号、第二时钟脉冲信号、与启动信号。

起始动作是串接一启动信号并输入至第一阶，其余各阶的输入信号输入前一阶的输出信号，且奇数阶的位移缓存器电路的第一时钟脉冲端、第二时钟脉冲端分别由两个信号相位相反的第一时钟脉冲信号、第二时钟脉冲信号所提供；而该偶数阶的时钟脉冲信号的输入与奇数阶相反，即偶数阶的位移缓存器电路的第一时钟脉冲端、第二时钟脉冲端分别由上述的第二时钟脉冲信号、第一时钟脉冲信号所提供；并具有一接收次一阶输出信号的重置端。

本发明的奇数阶内部电路包括，一第一晶体管，其栅极连接输入端，漏极连接至高准位供应电压；一第二晶体管，其栅极连接重置端，源极连接至第一时钟脉冲端，漏极与第一晶体管的源极连接形成一第一节点；一第三晶体管，其漏极与第一节点连接，源极连接至第二时钟脉冲端；一第四晶体管，其栅极连接至第一时钟脉冲端，漏极连接于高准位供应电压，源极与第三晶体管的栅极连接形成一第二节点；一第五晶体管，其栅极连接至第一节点，漏极连接至第二节点，源极接入一低准位供应电压；及一第六晶体管，其栅极连接至第二时钟脉冲端，漏极连接至第一时钟脉冲端，源极连接至第二节点；一第七晶体管，其栅极连接至第一节点，漏极连接至第一时钟脉冲端，源极与本阶的输出端连接；一电容，连接于该第一节点与输出端之间；一第八晶体管，其栅极与第二节点连接，漏极连接至输出端，源极接入第二时钟脉冲端；一第九晶体管，其栅极接入第二时钟脉冲端，漏极连接至输出端，源极连接至第一时钟脉冲端。

藉此，当相位相反的第一时钟脉冲信号、第二时钟脉冲信号输入本发明的位移电路产生动作时，第三晶体管、第八晶体管、第九晶体管处于一种正负偏压交替的驱动条件，而此正负偏压交替方式可以抑制其临界电压的位移现象，使晶体管的临界电压值不随使用时间而过度增加。这样可提高非晶硅晶体管的寿命，延长该位移电路的使用时间，同时避免非晶硅晶体管因临界电压的位移现象而影响整个位移缓存器电路输出的扫描信号。

本发明利用前述的电路动作机制，使非晶硅晶体管的临界电压位移的程度减缓，进而提高扫描位移电路的稳定性，提高可用非晶硅晶体管的寿命，延长位移电路的使用时间。

附图说明

图1是本发明的位移缓存器的方块图；

图2是图1的各输出、输入信号的时序图；

图3是本发明的电路示意图；

图4是图3的时序图；

图5是本发明的晶体管T3、T8、及T9的临界电压随使用时间的变化示意图；

图6是美国专利US 6,690,347的电路示意图；

图7是图6的时序图；以及

图8是图6的晶体管NT2与NT4的临界电压随使用时间的变化示意图。

具体实施方式

有关本发明的详细内容及技术说明，现配合附图说明如下：

请参阅图1、2所示，是本发明的位移缓存器的方块图及各输出、输入信号的时序图。如图所示，本发明应用于使用非晶硅薄膜晶体管作为组成元件的位移缓存器，可整合于玻璃基板的扫描驱动电路，其各阶依序串接在一起并将输出信号G1、G2、G3、G4...送至面板的栅极控制线；其电源有高准位供应电压Vdd与低准位供应电压Vss，输入信号包括两相位相反的第一时钟脉冲信号CLK、第二时钟脉冲信号CLKB、与启动信号STV。

起始动作是串接一启动信号STV并输入至第一阶SR1，其余各阶的输入端IN输入前一阶的输出信号G1、G2、G3、G4...，且奇数阶的位移缓存器电路的第一时钟脉冲端CK、第二时钟脉冲端CKB分别输入两个相位相反的第一时钟脉冲信号CLK、第二时钟脉冲信号CLKB。而该偶数阶的时钟脉冲信号的第一时钟脉冲端CK改为输入第二时钟脉冲信号CLKB，第二时钟脉冲端CKB改为输入第一时钟脉冲信号CLK；并且还具有一输入次一阶的输出信号的重置端RT。

其输入信号包括第一时钟脉冲信号CLK、第二时钟脉冲信号CLKB、启动信号STV、与输出信号G1、G2、G3、G4，其时序关系图如图2所示。

请参阅图3所示，其第一时钟脉冲端CK与第二时钟脉冲端CKB分别由两个相位相反的第一时钟脉冲信号CLK、第二时钟脉冲信号CLKB所提供，其中奇数阶内部电路包括：

一第一晶体管T1，其栅极连接至输入端IN，漏极连接高准位供应电压Vdd；

一第二晶体管T2，其栅极连接至重置端RT，源极连接至第一时钟脉冲端CK，漏极与第一晶体管T1的源极连接形成一第一节点N1；

一第三晶体管T3，其漏极与第一节点N1连接，源极连接至第二时钟脉冲端CKB；

一第四晶体管T4，其栅极连接至第一时钟脉冲端CK，漏极连接高准位供应电压Vdd，源极与第三晶体管T3的栅极连接形成一第二节点N2；

一第五晶体管T5，其栅极连接至第一节点N1，漏极连接至第二节点N2，源极连接低准位供应电压Vss，此时因为第五晶体管T5的导通电阻必须小于第四晶体管T4的导通电阻，所以第五晶体管T5的尺寸比第四晶体管T4大，例如具有5∶1的尺寸比率；

及一第六晶体管T6，其栅极连接至第二时钟脉冲端CKB，漏极连接至第一时钟脉冲端CK，源极连接至第二节点N2；

一第七晶体管T7，其栅极连接至第一节点N1，漏极连接至第一时钟脉冲端CK，源极与输出端OUT连接；一电容C1，连接于该第一节点N1与输出端OUT之间；

一第八晶体管T8，其栅极与第二节点N2连接，漏极连接至输出端OUT，源极连接至第二时钟脉冲端CKB；

一第九晶体管T9，其栅极连接至第二时钟脉冲端CKB，漏极连接至输出端OUT，源极连接至第一时钟脉冲端CK。

而当上述的电路为偶数阶的内部电路时，其时钟脉冲信号的第一时钟脉冲端CK改为输入第二时钟脉冲信号CLKB，第二时钟脉冲端CKB改为输入第一时钟脉冲信号CLK。且该第一晶体管T1受输入信号的控制，通过该第一晶体管T1的源极对电容C1充电，再利用该第二晶体管T2受重置端RT的输入信号的控制，通过该第二晶体管T2使该电容C1放电。

本发明的电路动作原理根据下列各端子与节点的脉冲波阶段说明如下，其相关节点的电压变化请参阅图4所示：

阶段a、输入端IN的触发脉冲波与第二时钟脉冲端CKB的脉冲波信号同相位，即当输入端IN产生触发脉冲波而为高准位电压Vdd时，第二时钟脉冲端CKB为高准位电压Vdd，而第一时钟脉冲端CK此时则为低准位电压Vss，此时第一节点N1的电压会由低准位供应电压Vss升高为高准位供应电压Vdd减去第一晶体管T1的临界电压Vth1即，Vdd-Vth1，而输出端OUT输出的电压维持为低准位电压Vss。

因为输入端IN为高准位电压Vdd的脉冲波期间，第一晶体管T1会因为输入端IN为高准位电压Vdd而导通；第二晶体管T2会因为重置端RT为低准位电压Vss而截止；第四晶体管T4会因为第一时钟脉冲端CK为低准位电压Vss而截止；第六晶体管T6会因为第二时钟脉冲端CKB为高准位电压Vdd而导通，此时第一时钟脉冲端CK为低准位电压Vss，所以第二节点N2的电压会由原来的高准位供应电压Vdd减去第四晶体管T4的临界电压Vth4，即Vdd-Vth4，降低为低准位电压Vss。

同时，因为第二节点N2的电压为低准位电压Vss，所以第三晶体管T3会截止，且由于第三晶体管T3的源极端连接至第二时钟脉冲端CKB，而第二时钟脉冲端CKB此时为高准位电压Vdd，所以第三晶体管T3此时的栅-源极电压Vgs3的偏压条件为一负偏压。相同的，因为第二节点N2的电压为低准位电压Vss，所以第八晶体管T8会截止，且由于第八晶体管T8的源极端接至第二时钟脉冲端CKB，而第二时钟脉冲端CKB此时为高准位电压Vdd，所以第八晶体管T8此时的栅-源极电压Vgs8的偏压条件为负偏压。

在此同时，因为第一节点N1升高为Vdd-Vth1，所以第五晶体管T5、第七晶体管T7会导通，而此时第一时钟脉冲端CK为低准位电压Vss。

第九晶体管T9会导通，因为第二时钟脉冲端CKB为高准位电压Vdd，此时第一时钟脉冲端CK为低准位电压Vss，所以此时输出端OUT的电压仍会维持在低准位电压Vss；而电容C1两端的电压差为第一节点N1电压Vdd-Vth1减去输出端OUT的电压Vss，即为Vdd-Vth1-Vss。

阶段b、当输入端IN变为低准位电压Vss时，第二时钟脉冲端CKB变为低准位电压Vss，而第一时钟脉冲端CK变为高准位电压Vdd，同时，第一节点N1的电压会因自举升压(bootstrap)效应由Vdd-Vth1再升高为Vdd-Vth1+ΔVp，输出端OUT输出的电压会由低准位电压Vss升高为高准位电压Vdd。

因为，此时输入端IN变为低准位电压Vss，所以第一晶体管T1会因为输入端IN为低准位电压Vss而截止；第二晶体管T2会因为重置端RT为低准位电压Vss而截止；第六晶体管T6会因为第二时钟脉冲端CKB为低准位电压Vss而截止；第四晶体管T4会因为第一时钟脉冲端CK是高准位电压Vdd而导通；而第五晶体管T5也因为此时第一节点N1的电压为Vdd-Vth1+ΔVp而导通，但由于第五晶体管T5的元件尺寸W/L会比第四晶体管T4的元件尺寸W/L大很多，因此即使第四晶体管T4会导通，第二节点N2的电压仍会维持在低准位电压Vss的状态。

同时，因为第二节点N2的电压为低准位电压Vss，所以第三晶体管T3、第八晶体管T8会截止；且由于第二时钟脉冲端CKB此时为低准位电压Vss，所以第九晶体管T9会截止，但第九晶体管T9的源极端接至的第一时钟脉冲端CK此时为高准位电压Vdd，所以第九晶体管T9此时的栅-源极电压Vgs9的偏压条件为负偏压。

因为此阶段刚开始时，第一节点N1的初始电压为Vdd-Vth1，但由于第一晶体管T1、第二晶体管T2、第三晶体管T3均为截止状态，使得第一节点N1此时呈现浮接状态，再加上第八晶体管T8、第九晶体管T9也截止，因此，当第一时钟脉冲端CK由低准位电压Vss变为高准位电压Vdd时，输出端OUT输出的电压会因为第七晶体管T7导通而由低准位电压Vss开始升高，同时输出端OUT电压的升高会通过电容C1，使第一节点N1的电压也升高，从而使第七晶体管T7持续保持导通的状态，此即为自举升压效应，这可使输出端OUT输出的电压由低准位电压Vss升高至高准位电压Vdd，因而不会有准位的损失。第一节点N1的电压也会升高为Vdd-Vth1+ΔVp(其中ΔVp＝〔C1/(C1+C_N1)〕×(Vdd-Vss)，C_N1为第一节点N1的寄生电容)。

阶段c、当第一时钟脉冲端CK变为低准位电压Vss，而第二时钟脉冲端CKB变为高准位电压Vdd时，且输入端IN持续为低准位电压Vss，此时第一节点N1的电压会由Vdd-Vth1+ΔVp变为低准位电压Vss，输出端OUT输出的电压会由高准位电压Vdd降低为低准位电压Vss。此时重置端RT的电压会由次一阶输出端OUT的输出信号得到，因为此时次一阶的输出端OUT电压为高准位电压Vdd，所以重置端RT会由低准位电压Vss升高变为高准位电压Vdd。

因为，此时输入端IN持续为低准位电压Vss，所以第一晶体管T1会因为输入端IN为低准位电压Vss而截止；第二晶体管T2会因为重置端RT升高为高准位电压Vdd而导通；第四晶体管T4会因为第一时钟脉冲端CK为低准位电压Vss而截止；第六晶体管T6也因为第二时钟脉冲端CKB为高准位电压Vdd而导通，此时第一时钟脉冲端CK为低准位电压Vss，所以第二节点N2的电压会维持在低准位电压Vss；而第五晶体管T5、第七晶体管T7会因为此时第一节点N1的电压为低准位电压Vss而截止。

同时，因为第二节点N2的电压为低准位电压Vss，所以第三晶体管T3会截止，且，由于第三晶体管T3的源极端接至第二时钟脉冲端CKB，而第二时钟脉冲端CKB此时为高准位电压Vdd，所以第三晶体管T3此时的栅-源极电压Vgs3的偏压条件为一负偏压。相同的，因为第二节点N2的电压为低准位电压Vss，所以第八晶体管T8会截止，且由于第八晶体管T8的源极端接至第二时钟脉冲端CKB，而第二时钟脉冲端CKB此时为高准位电压Vdd，所以第八晶体管T8此时的栅-源极电压Vgs8的偏压条件为负偏压。

第九晶体管T9会导通，因为第二时钟脉冲端CKB为高准位电压Vdd，又，第一时钟脉冲端CK为低准位电压Vss，所以此时输出端OUT的电压会由高准位电压Vdd降低变为低准位电压Vss。电容C1也因为输出端OUT的电压与第一节点N1的电压均为低准位电压Vss，而使其两端电压差变为0。

阶段d、当第二时钟脉冲端CKB变为低准位电压Vss，而第一时钟脉冲端CK变为高准位电压Vdd时，输入端IN的电压持续为一低准位电压Vss，第一节点N1的电压将维持为低准位电压Vss，同时输出端OUT输出的电压也会维持为低准位电压Vss，而重置端RT会由高准位电压Vdd降低为低准位电压Vss。

因为，此阶段输入端IN持续为低准位电压Vss，所以第一晶体管T1会因为输入端IN为低准位电压Vss而截止；第二晶体管T2也会因为重置端RT降低为低准位电压Vss而截止；第四晶体管T4会因为第一时钟脉冲端CK为高准位电压Vdd而导通，所以第二节点N2的电压会由低准位电压Vss上升至Vdd-Vth4；第六晶体管T6会因为第二时钟脉冲端CKB为低准位电压Vss而截止。

又，第二节点N2的电压为Vdd-Vth4，所以第三晶体管T3、第八晶体管T8会被导通，且由于第三晶体管T3的源极端接至第二时钟脉冲端CKB，为低准位电压Vss，所以第一节点N1电压会维持为低准位电压Vss；且由于第八晶体管T8的源极端接至第二时钟脉冲端CKB为低准位电压Vss，所以输出端OUT输出的电压会维持为低准位电压Vss；而第五晶体管T5、第七晶体管T7也会因为此时第一节点N1的电压为低准位电压Vss而截止。

而第九晶体管T9会因为第二时钟脉冲端CKB为低准位电压Vss而截止，且由于第九晶体管T9的源极端接至第一时钟脉冲端CK为高准位电压Vdd，所以第九晶体管T9此时的栅-源极电压Vgs9的偏压条件为负偏压。电容C1两端电压差维持为0。

阶段e、当第一时钟脉冲端CK的电压由前一阶段的高准位电压Vdd变为低准位电压Vss，而第二时钟脉冲端CKB的电压变为高准位电压Vdd时，且输入端IN电压持续为低准位电压Vss，第一节点N1的电压将维持为低准位电压Vss，同时输出端OUT输出的电压也会维持为低准位电压Vss，重置端RT也会维持在低准位电压Vss。

因为此时输入端IN电压持续为低准位电压Vss，所以第一晶体管T1会因为输入端IN为低准位电压Vss而截止；第二晶体管T2也会因为重置端RT为低准位电压Vss而截止；第四晶体管T4会因为第一时钟脉冲端CK为低准位电压Vss而截止；而第六晶体管T6会因为第二时钟脉冲端CKB为高准位电压Vdd而导通，但因为此时第一时钟脉冲端CK为低准位电压Vss，所以第二节点N2的电压会由Vdd-Vth4降低为低准位电压Vss。而第五晶体管T5、第七晶体管T7也会因为第一节点N1的电压维持为低准位电压Vss而截止。

同时，因为第二节点N2的电压为低准位电压Vss，所以第三晶体管T3会截止，且由于第三晶体管T3的源极端接至第二时钟脉冲端CKB，而第二时钟脉冲端CKB此时为高准位电压Vdd，所以第三晶体管T3此时的栅-源极电压Vgs3的偏压条件为负偏压。相同的，因为第二节点N2的电压为低准位电压Vss，所以第八晶体管T8会截止，且由于第八晶体管T8的源极端接至第二时钟脉冲端CKB，而第二时钟脉冲端CKB此时为高准位电压Vdd，所以第八晶体管T8此时的栅-源极电压Vgs8的偏压条件为负偏压。

第九晶体管T9会因为第二时钟脉冲端CKB为高准位电压Vdd而导通，此时第一时钟脉冲端CK为低准位电压Vss，所以此时输出端OUT的电压会维持为低准位电压Vss；而电容C1两端的电压差维持为0。

由上述的说明可以了解本发明的电路在单一阶位移缓存器内的动作原理，本发明的电路根据输入端IN、重置端RT、第一时钟脉冲端CK、第二时钟脉冲端CKB的输入，可以使输出端OUT的输出信号为输入端IN的位移，其各阶依序串接在一起并将输出信号G1、G2、G3、G4...送至面板的栅极控制线(gate lines)，从而达到使主动式显示面板所需的驱动信号位移的功能。

此外，由于本发明的位移电路在运作时，配合输入第一时钟脉冲端CK、第二时钟脉冲端CKB相位相反的第一时钟脉冲信号CLK、第二时钟脉冲信号CLKB，使第三晶体管T3、第八晶体管T8、第九晶体管T9处于正负偏压交替的驱动条件，如图4所示，尤其是第八晶体管T8、第九晶体管T9，除了在阶段b外，其余各阶段两晶体管呈现一种相位相反的正负偏压交替的驱动条件，因而不同于美国专利US 6,690,347，该专利电路中的晶体管NT2与晶体管NT4只有2个脉冲波的时间，其栅-源极电压Vgs2与Vgs4电压偏压值为零，其余所有时间晶体管NT2与晶体管NT4的栅-源极电压Vgs2与Vgs4电压偏压值将长时间维持在正偏压的状态，如图7所示。

所以本发明使第三晶体管T3与第八晶体管T8与第九晶体管T9的偏压Vgs为正负偏压交替的驱动条件，以此抑制第三晶体管T3、第八晶体管T8、第九晶体管T9的临界电压位移现象，使其临界电压不随使用时间的增加而过度增加，如图5所示。

这样，本发明所公开的电路能抑制非晶硅薄膜晶体管元件产生的临界电压位移现象的电路动作机制，进而提高扫描位移电路的稳定性，也可提高可用非晶硅晶体管的寿命，延长位移电路的使用时间，同时避免可用非晶硅晶体管因临界电压位移而影响位移缓存器电路的扫描信号。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。

Claims (5)

1.一种使用非晶硅薄膜晶体管的高稳定性位移电路，应用于使用非晶硅薄膜晶体管作为组成元件的位移缓存器，其各阶依序串接在一起并将输出信号(G1、G2、G3、G4...)送至面板的栅极控制线；

起始动作是串接一启动信号(STV)并输入至第一阶(SR1)，其余各阶的输入信号由前一阶的输出信号送入，且奇数阶的位移缓存器电路的第一时钟脉冲端(CK)、第二时钟脉冲端(CKB)由两信号相位相反的第一时钟脉冲信号(CLK)、第二时钟脉冲信号(CLKB)提供；并具有一接收次一阶输出信号的重置端(RT)；

其特征在于，所述多个阶中的奇数阶中的每一个包括：

一第一晶体管(T1)，其栅极连接至输入端(IN)，漏极连接至高准位供应电压(Vdd)；

一第二晶体管(T2)，其栅极连接至重置端(RT)，源极连接至所述第一时钟脉冲端(CK)，漏极与所述第一晶体管(T1)的源极连接形成一第一节点(N1)；

一第三晶体管(T3)，其漏极与所述第一节点(N1)连接，源极连接至所述第二时钟脉冲端(CKB)；

一第四晶体管(T4)，其栅极连接至所述第一时钟脉冲端(CK)，漏极连接至高准位供应电压(Vdd)，源极与所述第三晶体管(T3)的栅极连接形成一第二节点(N2)；

一第五晶体管(T5)，其栅极连接至所述第一节点(N1)，漏极连接至所述第二节点(N2)，源极连接低准位供应电压(Vss)；

一第六晶体管(T6)，其栅极连接至所述第二时钟脉冲端(CKB)，漏极连接至所述第一时钟脉冲端(CK)，源极连接至所述第二节点(N2)；

一第七晶体管(T7)，其栅极连接至所述第一节点(N1)，漏极连接至所述第一时钟脉冲端(CK)，源极与输出端(OUT)连接；

一电容(C1)，设置于所述第一节点(N1)与输出端(OUT)之间；

一第八晶体管(T8)，其栅极与所述第二节点(N2)连接，漏极连接至输出端(OUT)，源极连接至所述第二时钟脉冲端(CKB)；

一第九晶体管(T9)，其栅极连接至所述第二时钟脉冲端(CKB)，漏极连接至输出端(OUT)，源极连接至所述第一时钟脉冲端(CK)。

2.根据权利要求1所述的高稳定性位移电路，其特征在于，所述偶数阶的时钟脉冲信号的所述第一时钟脉冲端(CK)改为输入所述第二脉信号(CLKB)，且所述第二时钟脉冲端(CKB)改为输入所述第一时钟脉冲信号(CLK)。

3.根据权利要求1所述的高稳定性位移电路，其特征在于，所述第五晶体管(T5)与所述第四晶体管(T4)的尺寸比率为5∶1。

4.根据权利要求1所述的高稳定性位移电路，其特征在于，所述第一晶体管(T1)受输入信号的控制，通过所述第一晶体管(T1)的源极对所述电容(C1)充电。

5.根据权利要求1所述的高稳定性位移电路，其特征在于，所述第二晶体管(T2)受所述重置端(RT)的输入信号的控制，通过所述第二晶体管(T2)使所述电容(C1)放电。

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