CN1750400A - 四通道并行时钟数据恢复电路 - Google Patents
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Abstract
四通道并行时钟数据恢复电路是一种用于实现并行光通信***接收端的时钟数据恢复功能的电路。它包括一个时钟恢复锁相环,三个数据延迟锁相环和一个数据恢复电路。第二通道输入数据接时钟恢复锁相环输入端,时钟恢复锁相环输出全局时钟信号,全局时钟与第二通道输入数据对齐。全局时钟接3个数据延迟锁相环的时钟输入端,其它3个通道输入数据接3个数据延迟锁相环的数据输入端,3个数据恢复锁相环将3路数据信号均与全局时钟对齐,从而实现4路数据的对齐。4路对齐数据接数据恢复电路数据数据输入端,全局时钟接其时钟输入端接收,最终输出4路位同步的数据信号和一个全局时钟信号。
Description
技术领域
本发明用于高速率并行光通信***的接收机中,实现四通道并行时钟数据恢复功能,属于光通信设备的技术领域。
背景技术
在现代4通道并行光通信***中,由4根并行光纤作为数据传输的信道。发送端发出4路并行数据信号。信道由4根相互独立的光纤并列组成。4路并行数据分别通过对应的一根光纤传输到接收端。由于实际应用中4路并行光纤信道的传输特性不可能完全一致,到达接收端时,4路数据信号彼此存在时延差,因而,接收端接收到的4路数据之间不是位同步的。
现有4通道并行时钟数据恢复电路由4个独立通道组成。为了处理4路不具备位同步关系的接收数据,4个通道相对独立的进行时钟数据恢复工作。一般由外界提供一个参考时钟,输出给各个通道。在各个通道内,时钟恢复由一个时钟延迟锁相环完成,通过调整时钟的相位,输出本通道的局部时钟,使该局部时钟与本通道数据的相位关系满足数据恢复的要求,进而由数据恢复电路完成数据恢复操作。该方案的存在的问题是:各通道彼此独立的进行时钟恢复,各通道恢复出的局部时钟不同步。各通道的数据恢复电路只能使用本通道的局部时钟进行数据恢复,因而恢复数据也不同步。这会带来两个问题:首先,各通道恢复出的数据不同步,为了向后续电路输出具备正确相位关系的时钟、数据信号,每个通道均需采用源同步方式输出,即输出一路高速数据信号和一路高速时钟信号。这样,4个通道总共输出4个时钟,4路数据,增加了***布线的复杂度。其次,由于时钟数据恢复在各个通道独立进行,并行光纤信道各通道传输特性差异造成的4路数据信号之间的时延差没有得到任何处理,因此,这个时延差被传输给后续电路,会降低后续数字采样电路的相位裕度。
发明内容
技术问题:本发明的目的是提供一种四通道并行时钟数据恢复电路,恢复出时钟和4通道并行数据,同时实现4通道数据的位同步。
技术方案:本电路由5个部分组成:
第一部分为一个时钟恢复锁相环。第二、第三、第四部分结构相同,分别为第二、第三、第四数据延迟锁相环。第五部分为数据恢复电路。
本电路中,由时钟恢复锁相环产生一个全局时钟信号;在数据恢复之前,由时钟恢复锁相环和3个数据延迟锁相环将4路不具备位同步关系的数据分别与全局时钟对齐,从而实现4路数据的对齐;对齐后的4路数据接数据恢复电路数据输入端,全局时钟接数据恢复电路的时钟输入端,由全局时钟对4路已经对齐的数据进行同步的数据恢复,从而在数据恢复的同时实现数据的位同步。
在具体结构上,本电路由鉴相器、鉴频器、电荷泵&滤波器、加法器&电荷泵&滤波器、压控振荡器、D触发器等组成。包括第一鉴相器、第二鉴相器、第三鉴相器、第四鉴相器、第五鉴相器,第一电荷泵&滤波器、第二电荷泵&滤波器、第三电荷泵&滤波器,加法器&电荷泵&滤波器,第一压控延迟线、第二压控延迟线、第三压控延迟线,压控振荡器,第一D触发器、第二D触发器、第三D触发器、第四D触发器。
本电路中,各个鉴相器结构完全相同,各个电荷泵&滤波器结构完全相同,各个压控延迟线结构完全相同,各个D触发器结构完全相同。
在电路中,时钟恢复锁相环的输入端即第二鉴相器及第三鉴相器的数据输入端“dp、dn”,输出端即压控振荡器的同相输出端“ickp、ickn”。
第一数据延迟锁相环的数据输入端即第一鉴相器数据输入端“dp、dn”,时钟输入端即第一鉴相器的时钟输入端“ckp、ckn”,输出端即第一压控延迟线输出端“qp、qn”。第二数据延迟锁相环的数据输入端即第四鉴相器数据输入端“dp、dn”,时钟输入端即第四鉴相器时钟输入端“ckp、ckn”,输出端即第二压控延迟线输出端“qp、qn”。第三数据延迟锁相环的数据输入端即第五鉴相器数据输入端“dp、dn”,时钟输入端即第五鉴相器的时钟输入端“ckp、ckn”,输出端即第三压控延迟线的输出端“qp、qn”。
数据恢复电路的数据输入端即第一D触发器、第二D触发器、第三D触发器、第四D触发器的数据输入端“dp、dn”,时钟输入端即4个D触发器的时钟输入端“ckp、ckn”,输出端即4个D触发器的输出端“qp、qn”。
时钟恢复锁相环用于从第二通道输入数据中提取出全局时钟信号。该电路的基本结构与常用的时钟恢复锁相环路一致,由鉴频鉴相器、电荷泵&滤波器、压控振荡器组成。鉴频鉴相器是一个Pottbacker鉴频鉴相器,包括两个鉴相器——第二鉴相器、第三鉴相器和一个鉴频器。第二通道输入数据“d2p、d2n”接第二鉴相器和第三鉴相器的数据输入端“dp、dn”。第二鉴相器输出端“Qp、Qn”接鉴频器同相输入端“Qip、Qin”,第三鉴相器输出端“Qp、Qn”接鉴频器正交输入端“Qqp、Qqn”。第二鉴相器输出端“Qp、Qn”接加法器&电荷泵&滤波器的鉴相输入端“Qpp、Qpn”。鉴频器输出端“Qfp、Qfn”接加法器&电荷泵&滤波器的鉴频输入端“Qfp、Qfn”。加法器&电荷泵&滤波器输出端“VC”接压控振荡器输入端“VC”。压控振荡器同相输出端“ickp、ickn”接第二鉴相器时钟输入端“ckp、ckn”,正交输出端“qckp、qckn”接第三鉴相器时钟输入端“ckp、ckn”。压控振荡器同相输出端“ickp、ickn”输出的全局时钟信号“gckp、gckn”作为时钟恢复锁相环的输出,同时作为整个电路的时钟输出。
3个结构完全相同的数据延迟锁相环——第一、第二、第三数据延迟锁相环中,第一数据延迟锁相环由第一鉴相器、第一电荷泵&滤波器、第一压控延迟线组成。第一通道输入数据“d1p、d1n”接第一压控延迟线数据输入端“dp、dn”。全局时钟“gckp、gckn”接第一鉴相器时钟输入端“ckp、ckn”。第一压控延迟线输出端“qp、qn”接第一鉴相器数据输入端“dp、dn”。第一鉴相器输出端“Qp、Qn”接第一电荷泵&滤波器输入端“Up、Un”。第一电荷泵&滤波器输出端“VC”接第一压控延迟线控制输入端“VC”。第一压控延迟线输出端“qp、qn”输出第一通道延迟数据“dd1p、dd1n”,作为第一数据延迟锁相环的输出。第二数据延迟锁相环、第三数据延迟锁相环的结构与工作原理与第一数据延迟锁相环一致。
3个数据延迟锁相环的鉴相器与时钟恢复锁相环的鉴相器,其电路结构一致,且均使用全局时钟作为输入信号,使得4个环路均锁定时,4个通道的数据均与全局时钟的相位一致,因而4路数据对齐。
数据恢复电路由4个并列的D触发器组成。这些D触发器与常用的数据恢复用D触发器相同。第一通道延迟数据“dd1p、dd1n”接第一D触发器数据输入端“dp、dn”,全局时钟“gckp、gckn”接时钟输入端“ckp、ckn”。输出端“qp、qn”输出第一通道恢复数据“rd1p、rd1n”。其它3个D触发器的组成及工作原理与第一D触发器一致。4个D触发器的输出端作为整个电路的数据输出。
有益效果:本电路实现了4通道并行光传输***接收机中的时钟数据恢复功能,为并行时钟数据恢复电路增加了位同步功能,同时降低了***复杂度,具体如下:
1.由于4路恢复数据是位同步的,电路仅需输出一个时钟信号,同现有的并行时钟数据恢复电路相比,减少了3个输出信号,也就减小了***布线的复杂度。
2.由于输出的数据是位同步的,使得后续分接电路可以工作于同步状态,分接工作可以统筹处理。这对分接这样的数字电路来说,可以使其易于控制,有利于其优化设计,提高性能。
附图说明
图1是本发明的电原理图,包括一个时钟恢复锁相环12、第一数据延迟锁相环11,第二数据延迟锁相环13,第三数据延迟锁相环14,数据恢复电路15。
时钟恢复锁相环12中有:第二鉴相器104、第三鉴相器108、鉴频器105、加法器&电荷泵&滤波器106、压控振荡器107。
第一数据延迟锁相环11中有:第一鉴相器102、第一电荷泵&滤波器101、第一压控延迟线103。
第二数据延迟锁相环13中有:第四鉴相器110、第二电荷泵&滤波器109、第二压控延迟线111。
第三数据延迟锁相环14中有:第五鉴相器113、第三电荷泵&滤波器112、第三压控延迟线114。
数据恢复电路15中有:第一D触发器115、第二D触发器116、第三D触发器117、第四D触发器118。
本电路的输入信号是4路并行差分数据信号,包括:第一通道输入数据“d1p、d1n”,第二通道输入数据“d2p、d2n”,第三通道输入数据“d3p、d3n”,第四通道输入数据“d4p、d4n”。
第一、第二、第三数据延迟锁相环的输出分别为:第一通道延迟数据“dd1p、dd1n”,第三通道延迟数据“dd3p、dd3n”,第四通道延迟数据“dd4p、dd4n”。
本电路的输出信号包括1路差分时钟信号即全局时钟“gckp、gckn”和4路差分数据信号:第一通道恢复数据“rd1p、rd1n”,第二通道恢复数据“rd2p、rd2n”,第三通道恢复数据“rd3p、rd3n”,第四通道恢复数据“rd4p、rd4n”。
图2是第一鉴相器102,第二鉴相器104、第三鉴相器108,第四鉴相器110,第五鉴相器113的晶体管级电路结构原理图。
图3是鉴频器105的晶体管级电路结构原理图。
图4是压控振荡器107的晶体管级电路结构原理图。
图5是加法器&电荷泵&滤波器106的晶体管级电路结构原理图。
图6是第一压控延迟线103,第二压控延迟线111,第三压控延迟线114的晶体管级电路结构原理图。
图7是第一电荷泵&滤波器101,第二电荷泵&滤波器109,第三电荷泵&滤波器112的晶体管级电路结构原理图。
图8是D触发器115、116、117、118的晶体管级电路结构原理图。
具体实施方式
实施例1:应用在基于VSR4-03协议并行光传输***中的4通道并行时钟数据恢复电路
该电路用在基于VSR4-03协议并行光传输***的接收端,输入端接收4路并行的数据,每路的比特率为2.5Gbps,从中恢复出2.5GHz时钟信号和4路2.5Gbps数据信号。整个电路采用0.18um CMOS工艺实现。
图1显示了该电路的结构,该电路包括时钟恢复锁相环12,第一数据延迟锁相环11、第二数据延迟锁相环13、第三数据延迟锁相环14和数据恢复电路15。
本电路中,各个鉴相器结构完全相同,各个电荷泵&滤波器结构完全相同,各个压控延迟线结构完全相同,各个D触发器结构完全相同。
在电路中,时钟恢复锁相环12的输入端即第二鉴相器104及第三鉴相器108的数据输入端“dp、dn”。时钟恢复锁相环12的输出端即压控振荡器107的同相输出端“ickp、ickn”。
第一数据延迟锁相环11的数据输入端即第一鉴相器102的数据输入端“dp、dn”,时钟输入端即第一鉴相器102的时钟输入端“ckp、ckn”,输出端即第一压控延迟线103的输出端“qp、qn”。第二数据延迟锁相环13的数据输入端即第四鉴相器110的数据输入端“dp、dn”,时钟输入端即第四鉴相器110的时钟输入端“ckp、ckn”,输出端即第二压控延迟线111的输出端“qp、qn”。第三数据延迟锁相环14的数据输入端即第五鉴相器113的数据输入端“dp、dn”,时钟输入端即第五鉴相器113的时钟输入端“ckp、ckn”,输出端即第三压控延迟线114的输出端“qp、qn”。
数据恢复电路15的数据输入端即第一D触发器115、第二D触发器116、第三D触发器117、第四D触发器118的数据输入端“dp、dn”,时钟输入端即4个D触发器的时钟输入端“ckp、ckn”,输出端即4个D触发器的输出端“qp、qn”。
时钟恢复锁相环12由第二鉴相器104、第三鉴相器108、鉴频器105、加法器&电荷泵&滤波器106、压控振荡器107组成。第二鉴相器104、第三鉴相器108、鉴频器105构成一个Pottbacker鉴频鉴相器。压控振荡器107是一个4级环形振荡器。第二通道输入数据“d2p、d2n”接第二鉴相器104和第三鉴相器108的数据输入端“dp、dn”。第二鉴相器104的输出端“Qp、Qn”接鉴频器105的同相输入端“Qip、Qin”,第三鉴相器108的输出端“Qp、Qn”接鉴频器105的正交输入端“Qqp、Qqn”。第二鉴相器104的输出端“Qp、Qn”接加法器&电荷泵&滤波器106的鉴相输入端“Qpp、Qpn”,鉴频器105的输出端“Qfp、Qfn”接加法器&电荷泵&滤波器106的鉴频输入端“Qfp、Qfn”。加法器&电荷泵&滤波器106的输出端“VC”接压控振荡器107输入端“VC”。压控振荡器107同相输出端“ickp、ickn”接第二鉴相器104时钟输入端“ckp、ckn”,正交输出端“qckp、qckn”接第三鉴相器108时钟输入端“ckp、ckn”。压控振荡器107同相输出端“ickp、ickn”输出的全局时钟“gckp、gckn”作为时钟恢复电路12的输出,并作为整个电路的时钟输出。3个数据延迟锁相环结构一致。第一数据延迟锁相环11由第一鉴相器102、第一电荷泵&滤波器101、第一压控延迟线103依次连成环路。第二数据延迟锁相环13由第四鉴相器110、第二电荷泵&滤波器109、第二压控延迟线111依次连成环路。第三数据延迟锁相环14由第五鉴相器113、第三电荷泵&滤波器112、第三压控延迟线114依次连成环路。第一通道输入数据“d1p、d1n”接第一压控延迟线103数据输入端“dp、dn”。第一压控延迟线103输出端“qp、qn”接第一鉴相器102数据输入端“dp、dn”。全局时钟“gckp、gckn”接第一鉴相器102时钟输入端“ckp、ckn”。第一鉴相器102输出端“Qp、Qn”接第一电荷泵&滤波器101输入端“Up、Un”。第一电荷泵&滤波器101输出端“VC”接第一压控延迟线103控制输入端“VC”。第三通道输入数据“d3p、d3n”接第二压控延迟线111数据输入端“dp、dn”。第二压控延迟线111输出端“qp、qn”接第四鉴相器110数据输入端“dp、dn”。全局时钟“gckp、gckn”接第四鉴相器110时钟输入端“ckp、ckn”。第四鉴相器110输出端“Qp、Qn”接第二电荷泵&滤波器109输入端“Up、Un”。第二电荷泵&滤波器109输出端“VC”接第二压控延迟线111控制输入端“VC”。第四通道输入数据“d4p、d4n”接第三压控延迟线114数据输入端“dp、dn”。第三压控延迟线114输出端“qp、qn”接第五鉴相器113数据输入端“dp、dn”。全局时钟“gckp、gckn”接第五鉴相器113时钟输入端“ckp、ckn”。第五鉴相器113输出端“Qp、Qn”接第三电荷泵&滤波器112输入端“Up、Un”。第三电荷泵&滤波器112输出端“VC”接第三压控延迟线114控制输入端“VC”。第一压控延迟线103输出端“qp、qn”输出第一通道延迟数据“dd1p、dd1n”,作为第一数据延迟锁相环的输出。第二压控延迟线111输出端“qp、qn”输出第三通道延迟数据“dd3p、dd3n”,作为第二数据延迟锁相环的输出。第三压控延迟线114输出端“qp、qn”输出第四通道延迟数据“dd4p、dd4n”,作为第三数据延迟锁相环的输出。
数据恢复电路15由第一D触发器115、第二D触发器116、第三D触发器117、第四D触发器118并列而成。第一通道延迟数据“dd1p、dd1n”接第一D触发器115数据输入端“dp、dn”。第二通道输入数据“d2p、d2n”接第二D触发器116数据输入端“dp、dn”。第三通道延迟数据“dd3p、dd3n”接第三D触发器117数据输入端“dp、dn”。第四通道延迟数据“dd4p、dd4n”接第四D触发器118数据输入端“dp、dn”。全局时钟“gckp、gckn”接四个D触发器的时钟输入端“ckp、ckn”。第一D触发器115输出端“qp、qn”输出第一通道恢复数据“rd1p、rd1n”。第二D触发器116输出端“qp、qn”输出第二通道恢复数据“rd2p、rd2n”。第三D触发器117输出端“qp、qn”输出第三通道恢复数据“rd3p、rd3n”。第四D触发器118输出端“qp、qn”输出第四通道恢复数据“rd4p、rd4n”。此四路输出作为整个电路的数据输出。
图2显示了第一鉴相器102,第二鉴相器104、第三鉴相器108,第四鉴相器110,第五鉴相器113的晶体管级电路结构,该电路是一个高速通信***中常用的HLO-FF(高速锁存结构触发器)逻辑的双沿采样D触发器。使用双沿采样D触发器作鉴相器是现代时钟恢复电路中常用的技术。鉴相器数据输入端“dp、dn”接收差分数据信号,时钟输入端“ckp、ckn”接收差分时钟信号,输出端“Qp、Qn”输出差分信号,“Vbias”接偏置电压源。
图3显示了鉴频器105的晶体管级电路结构,该电路包括同相输入端“Qip、Qin”,正交输入端“Qqp、Qqn”,输出端“Qfp、Qfn”,“Vbias”接偏置电压源。
图4显示了压控振荡器107的晶体管级电路结构。压控振荡器107是一个4级环形振荡器,包括4级相同的差分反相器(由晶体管401~408构成)。该电路包括输入端“VC”,同相输出端“ickp、ickn”和正交输出端“qckp、qckn”。
图5显示了加法器&电荷泵&滤波器106的晶体管级电路结构。该电路包括鉴相输入端“Qpp、Qpn”,鉴频输入端“Qfp、Qfn”,输出端“VC”,“Vbias”接偏置电压源。
图6显示了第一压控延迟线103,第二压控延迟线111,第三压控延迟线114的晶体管级电路结构。压控延迟线包括8级相同的差分延迟单元(由晶体管601~607构成)。该电路包括数据输入端“dp、dn”,控制输入端“VC”,输出端“qp、qn”。
图7显示了第一电荷泵&滤波器101,第二电荷泵&滤波器109,第三电荷泵&滤波器112的晶体管级电路结构。该电路包括输入端“Qp、Qn”,输出端“VC”,“Vbias”接偏置电压源。
图8显示了第一D触发器115、第二D触发器116、第三D触发器117、第四D触发器118的晶体管级电路结构。该电路是一个高速通信***中常用的HLO-FF(高速锁存结构触发器)逻辑的D触发器。其数据输入端“dp、dn”接收差分数据信号,时钟输入端“ckp、ckn”接收差分时钟信号,输出端“qp、qn”输出差分信号。
4个环路都锁定时,第一通道输入数据“d1p、d1n”经过第一数据延迟锁相环11输出第一通道延迟数据“dd1p、dd1n”。第三通道输入数据“d3p、d3n”经过第二数据延迟锁相环13输出第三通道延迟数据“dd3p、dd3n”。第四通道输入数据“d4p、d4n”经过第三数据延迟锁相环14输出第四通道延迟数据“dd4p、dd4n”。在锁定状态下,这3路数据信号与全局时钟“gckp、gckn”的相位是一致的。时钟恢复锁相环12使得第二通道输入数据“d2p、d2n”与全局时钟“gckp、gckn”的相位也是一致的,因而,第一通道延迟数据“dd1p、dd1n”,第二通道输入数据“d2p、d2n”,第三通道延迟数据“dd3p、dd3n”,第四通道延迟数据“dd4p、dd4n”,其相位是一致的。也即数据恢复电路15中4个D触发器的输入数据是对齐的。在4个环路锁定的状态下,输入给数据恢复电路的4路数据和全局时钟的相位关系均满足最佳采样的要求。这时,使用全局时钟“gckp、gckn”对4路数据进行采样,恢复出的第一通道恢复数据“rd1p、rd1n”、第二通道恢复数据“rd2p、rd2n”、第三通道恢复数据“rd3p、rd3n”、第四通道恢复数据“rd4p、rd4n”是位同步的。将全局时钟“gckp、gckn”作为输出时钟,4路恢复数据作为输出数据,即完整的实现了4通道并行时钟数据恢复功能。
Claims (3)
1.一种四通道并行时钟数据恢复电路,其特征在于该电路中,第一数据延迟锁相环(11)、时钟恢复锁相环(12)、第二数据延迟锁相环(13)、第三数据延迟锁相环(14)依次并列于电路前端,数据恢复电路(15)接于该四个的锁相环路之后。第一通道输入数据“d1p、d1n”接第一数据延迟锁相环(11)中第一压控延迟线(103)数据输入端“dp、dn”;第二通道输入数据“d2p、d2n”接时钟恢复锁相环(12)中第二鉴相器(104)和第三鉴相器(108)数据输入端“dp、dn”,同时接数据恢复电路(15)中第二D触发器数据输入端“dp、dn”;第三通道输入数据“d3p、d3n”接第二数据延迟锁相环(13)中第二压控延迟线(111)数据输入端“dp、dn”,;第四通道输入数据“d4p、d4n”接第三数据延迟锁相环(14)中第三压控延迟线(114)数据输入端“dp、dn”。时钟恢复锁相环(12)中压控振荡器(107)同相输出端“ickp、ickn”接第一数据延迟锁相环(11)中第一鉴相器(102)时钟输入端“ckp、ckn”,第二数据延迟锁相环(13)中第四鉴相器(110)的时钟输入端“ckp、ckn”,第三数据延迟锁相环(14)中第五鉴相器(113)的时钟输入端“ckp、ckn”,同时接数据恢复电路中4个D触发器即第一D触发器(115)、第二D触发器(116)、D第三触发器(117)、第四D触发器(118)的时钟输入端“ckp、ckn”。第一数据延迟锁相环(11)中第一压控延迟线(103)输出端“qp、qn”接数据恢复电路(15)中第一D触发器(115)数据输入端“dp、dn”;第二数据延迟锁相环(13)中第二压控延迟线(111)的输出端“qp、qn”接数据恢复电路(15)中第三D触发器(117)的数据输入端“dp、dn”;第三数据延迟锁相环(14)中第三压控延迟线(114)的输出端“qp、qn”接数据恢复电路(15)中第四D触发器(118)的数据输入端“dp、dn”。数据恢复电路(15)中4个D触发器的输出端“qp、qn”作为整个电路的输出数据“rd1p、rd1n”,“rd2p、rd2n”,“rd3p、rd3n”,“rd4p、rd4n”,时钟恢复锁相环(12)的“ickp、ickn”输出端作为整个电路的输出时钟“gckp、gckn”。
2.根据权利要求1所述的四通道并行时钟数据恢复电路,其特征在于其中时钟恢复锁相环(12)由第二鉴相器(104)、第三鉴相器(108)、鉴频器(105)、加法器&电荷泵&滤波器(106)、压控振荡器(107)组成。第二通道输入数据“d2p、d2n”接第二鉴相器(104)和第三鉴相器(108)数据输入端“dp、dn”,第二鉴相器(104)和第三鉴相器(108)输出端“Qp、Qn”分别接鉴频器(105)同相输入端“Qip、Qin”和正交输入端“Qqp、Qqn”,第二鉴相器(104)输出端“Qp、Qn”接加法器&电荷泵&滤波器(106)鉴相输入端“Qpp、Qpn”,鉴频器(105)输出端“Qfp、Qfn”接加法器&电荷泵&滤波器(106)鉴频输入端“Qfp、Qfn”,加法器&电荷泵&滤波器(106)输出端“VC”接压控振荡器(107)输入端“VC”,压控振荡器(107)正交输出端“qckp、qckn”接第三鉴相器(108)时钟输入端“ckp、ckn”,压控振荡器(107)同相输出端“ickp、ickn”接第二鉴相器(104)时钟输入端“ckp、ckn”,同时作为时钟恢复锁相环(12)的输出“gckp、gckn”。
3.根据权利要求1所述的四通道并行时钟数据恢复电路,其特征在于第一数据延迟锁相环(11)、第二数据延迟锁相环(13)、第三数据延迟锁相环(14)的结构一致。其中第一数据延迟锁相环(11)由第一鉴相器(102)、第一电荷泵&滤波器(101)、第一压控延迟线(103)依次连成环路;。第一数据延迟锁相环(11)中,第一通道输入数据“d1p、d1n”接第一压控延迟线(103)数据输入端“dp、dn”,第一压控延迟线(103)输出端“qp、qn”接第一鉴相器(102)数据输入端“dp、dn”,全局时钟“gckp、gckn”接第一鉴相器(102)时钟输入端“ckp、ckn”,第一鉴相器(102)输出端“Qp、Qn”接第一电荷泵&滤波器(101)输入端“Up、Un”,第一电荷泵&滤波器(101)输出端“VC”接第一压控延迟线(103)控制输入端“VC”,第一压控延迟线(103)输出端“qp、qn”输出第一通道延迟数据“dd1p、dd1n”,作为第一数据延迟锁相环(11)的输出。
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