CN1750253A - 半导体存储装置及其制造方法 - Google Patents
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Abstract
一种半导体存储装置,具有:在存储单元区域的基板表面上,沿着一方向互相分开而延伸,构成比特线的多个扩散区域;在基板上,沿着一方向延伸的选择栅极;以及在与一方向正交的方向延伸,与选择栅极交叉的字线,比特线扩散区域是把选择栅极的侧壁的悬浮栅极作为掩膜,通过自我整合而形成的,沿着一方向至少被分离为2个,在分离区域在与一方向正交的方向具有共用扩散区域,相邻的共用扩散区域夹介选择栅极而被互相分离,被分离了的共用扩散区域通过接点而与共用的上层布线连接。
Description
技术领域
本发明涉及半导体存储装置,特别涉及可重复写入的非易失性的半导体存储装置及其制造方法。
背景技术
作为非易失性半导体存储装置,例如专利文献1中提出了图9所示的构成。参照图9,在该非易失性半导体存储装置中,在基板表面形成、构成比特线的n+扩散区域(也称为heavily doped n+ region)107和埋入型的共用扩散区域121之间形成沟道,通过在单元两侧的ONO膜(按顺序层积氧化膜、氮化膜、氧化膜而成的层积绝缘膜)的电荷捕获区域(存储节点)捕获电荷而分别独立写入每1单元2比特信息,而且,可读出、删除。在图9中,参照标号101是存储单元扩散区域(层)范围(p阱),103是选择栅极,111是与选择栅极103交叉,夹介绝缘膜而配设在选择栅极103上的字线,116是第1金属布线层(铝布线层)的比特线。还有,存储单元区域的两侧的200A、200B是群(バンク)选择部。选择栅极103从设置在存储单元区域的一侧的边和与该一侧相对的另一侧的边,分别向着对手侧的边交替延伸。
专利文献1:特开2004-71646号公报
发明内容
本发明的申请人,对于向悬浮栅极(浮游栅极)注入电子的构成的非易失性半导体存储装置,在此前的申请(特愿2003-275943号;本发明申请时未公开)中也提出了类似图9的构成。
图10是表示图9所示的非易失性半导体存储装置的阵列分离部附近的布局的一例的图。选择栅极103从存储单元区域的两边交替超过阵列分离部,向相对边侧延伸。在图10所示的例子中,构成比特线的n+比特线扩散区域(也称为「比特线扩散区域」或「比特线n+扩散区域」)107在其端部与第1金属布线层的比特线116通过接点115而连接。在阵列分离部中,在与比特线扩散区域107的较长方向正交的方向,配设了埋入型的n+共用扩散区域(也称为「共用源极扩散区域」或「共用源极n+扩散区域」)121。还有,在阵列分离部,在与比特线扩散区域107的较长方向正交的方向,设有选择栅极桥123。
如图10所示,埋入型的共用扩散区域121具有独立于特线扩散区域107的构造,而且,其间为PN结。在这种构成的场合,推进细微化的话,埋入型的共用扩散区域121和比特线扩散区域107就会例如由于误对准等错位而短路。同样,推进细微化的话,在阵列端部(参照图9),埋入型的共用扩散区域121和比特线扩散区域107也会有由于误对准等而短路的可能性。
因此,本发明是根据上述见解而提出的。
本申请所披露的发明大致构成如下。
本发明的一个方面(侧面)所涉及的半导体存储装置的制造方法,其特征在于包括:
(a)在基板上形成有多个开口的图形的选择栅极,在上述选择栅极的、面对上述开口的侧壁上形成悬浮栅极的工序,以及
(b)把上述选择栅极的侧壁的上述悬浮栅极作为掩膜,通过自我整合,在基板表面上形成构成比特线的多条扩散区域的工序。
在本发明中,上述选择栅极优选的是以下图形形状:具有位于存储器阵列区域的一侧的边和与上述一侧相对的另一侧的边,具有多条在与上述边的较长方向正交的方向连接两个边的连接部。
或是,本发明所涉及的半导体存储装置的制造方法中,上述选择栅极具有位于存储器阵列区域的一侧的边和与上述一侧相对的另一侧的边,具有从上述各边交替地分别向着对手侧的边延伸的扩延部,具有使上述扩延部的端部与相对边不分离,且在上述一侧的边和上述另一侧的边之间,沿着与上述扩延部的较长方向正交的方向连接相邻的扩延部彼此的桥部,这是优选的图形形状,在上述存储器阵列区域的基板表面上,把上述选择栅极的侧壁的悬浮栅极作为掩膜而形成的上述扩散区域沿着上述选择栅极的扩延部的较长方向被分割为多个。
本发明也适用于在上述选择栅极的桥部之下的基板内设置埋入型的共用扩散区域的构成。
本发明的所涉及的半导体存储装置的制造方法,还包括:
(c)把上述选择栅极作为掩膜,在上述扩散区域的周围形成槽的工序;以及
(d)用绝缘膜埋入上述槽的工序。
本发明所涉及的半导体存储装置的制造方法中,优选的是还包括:
(e)形成夹介绝缘膜而与上述选择栅极和上述悬浮栅极交叉的字线的工序;
(f)使上述扩延部的端部与相对边不分离,且在上述一侧的边和上述另一侧的边之间,残留沿着与上述扩延部的较长方向正交的方向把彼此相邻的扩延部互相连接起来的桥部,把这种状态的上述选择栅极和上述字线作为掩膜,在上述扩散区域的周围形成槽的工序;以及
(g)用绝缘膜埋入上述槽的工序。
本发明的半导体存储装置的制造方法也可以构成为,还包括
(h)在除去了上述选择栅极的桥部的部位,形成共用扩散区域的工序。
本发明的半导体存储装置的制造方法也可以构成为,还包括
(i)把分离而形成了的上述共用扩散区域与共用的上层布线连接起来的工序。
本发明的半导体存储装置的制造方法中,优选的是,上述共用扩散区域和上述扩散区域由在上述槽中埋设的绝缘膜来分离。
本发明的又一方面所涉及的半导体存储装置,具有:包括在基板上配设的绝缘膜和在上述绝缘膜之上配设的导电部材,沿着一方向延伸的选择栅极;以及在基板表面上,沿着上述一方向互相分开而延伸,构成比特线的多个扩散区域,即,把做成具有多个开口的图形的状态的上述选择栅极的侧壁的悬浮栅极作为掩膜,通过自我整合而形成的多个扩散区域。
本发明的又一方面所涉及的半导体存储装置,具有:包括在基板上配设的绝缘膜和在上述绝缘膜之上配设的导电部材的选择栅极,即,具有从位于存储器阵列区域的一侧的边和位于与上述边相对的另一侧的边,交替向着各自的相对边延伸的扩延部的选择栅极;沿着与上述一方向正交的方向配设,夹介绝缘膜而与上述选择栅极交叉的字线;以及在上述存储器阵列区域的基板表面上,沿着一方向互相分开而延伸,构成比特线的多个扩散区域,即,把使上述各扩延部端部连接到相对边,做成格子状的图形的状态的上述选择栅极的侧壁的悬浮栅极作为掩膜,通过自我整合而形成的多个扩散区域。
本发明的又一方面所涉及的半导体存储装置中,上述扩散区域是把具有使上述扩延部的端部与相对边不分离且在上述一侧的边和上述另一侧的边的中间部,沿着与上述扩延部的较长方向正交的方向连接相邻的扩延部彼此的桥部的状态的选择栅极侧壁的悬浮栅极作为掩膜,通过自我整合而形成的,沿着上述选择栅极的扩延部的较长方向被分割为多个。在上述扩散区域的周围,具有把残留了上述桥部的状态的上述选择栅极和上述字线作为掩膜,通过自我整合而形成的槽,用绝缘膜埋入上述槽。
本发明的又一方面所涉及的半导体存储装置中,在除去了基板表面的上述选择栅极的桥部的部位,具有选择性地形成了的共用扩散区域,上述共用扩散区域由上述选择栅极的扩延部分离为多个,被分离了的多个上述共用扩散区域通过接点而与共用的上层布线连接。
根据本发明,比特线扩散区域和共用扩散区域由槽来分离,能确实防止共用扩散区域和比特线扩散区域的短路,提高可靠性、产品成品率。
还有,根据本发明,把字线、选择栅极作为掩膜,通过自我整合而形成槽,能提高精度,并简化制造工序,提高可靠性、产品成品率。
再有,根据本发明,在除去了选择栅极的桥部后把共用扩散区域分离为岛状而形成,用上层布线进行连接,能实现低电阻化。还有,根据本发明,能防止硅化物(サリサイド)工艺中的扩散区域和阱间的PN短路。
附图说明
图1是用于说明本发明的一实施方式的制造方法的图。
图2是用于说明本发明的一实施方式的制造方法的图。
图3是用于说明本发明的一实施方式的制造方法的图。
图4是用于说明本发明的另一实施方式的构成的图。
图5是表示本发明的一实施例的布局构成的图。
图6是用于按工序顺序来说明本发明的一实施例的制造方法的图。
图7是用于按工序顺序来说明本发明的一实施例的制造方法的图。
图8是用于按工序顺序来说明本发明的一实施例的制造方法的图。
图9是表示现有半导体存储装置的布局构成的图。
图10是表示图9的阵列分离部的构成的一例的图。
具体实施方式
以下参照附图说明本发明的实施方式。图1至图3是示意地表示本发明的一实施方式的构成的俯视图。另外,本实施方式所涉及的半导体存储装置的整体构成大致与图9所示的构成相同。
参照图1,本实施方式所涉及的半导体存储装置的制造方法中,如图1所示,选择栅极103具有由中央的阵列分离部进行桥式连接的构成的布局形状。并且,在选择栅极103的侧壁(sidewall)上设有由导电膜(例如多硅膜等)构成的悬浮栅极106。选择栅极103的侧壁的悬浮栅极106是例如在基板上,以图形形成了选择栅极103后,覆盖基板表面,沉积绝缘膜(也称为「隧道绝缘膜」),在其之上沉积导电膜(多硅),进行蚀刻而形成的。并且,把这种形状的选择栅极103的侧壁的悬浮栅极106作为掩膜,进行离子注入,通过自我整合,在p阱表面(或p型基板)上形成构成比特线的n+扩散区域(也称为「比特线扩散区域」)107。具体而言,在比特线扩散区域的形成时的选择栅极103的平面形状具有在位于存储器阵列区域的一侧的边和位于与一侧相对的另一侧的边之间设置的多个行,以及在行的中间部形成在列方向连接相邻的行的桥部103b,以行和列区划出的开口部。并且,如图1所示,沿着选择栅极103的开口部内侧,形成了选择栅极103的侧壁的悬浮栅极106。悬浮栅极106的侧壁的宽度与沉积的导电膜(多硅)的薄膜厚度对应。并且,以悬浮栅极106区划的开口部与比特线扩散区域107的形成区域对应。把这种格子形状的选择栅极103的侧壁的悬浮栅极106作为掩膜,对存储单元区域(例如图9的101)注入·扩散As等杂质离子,形成比特线扩散区域107。另外,在图1等中,选择栅极103表示由在基板表面上形成的绝缘膜、多硅、氧化膜、氮化膜层积而以图形形成的栅极构造。
其次,参照图2,把选择栅极103的侧壁的悬浮栅极106作为掩膜,通过自我整合而形成比特线扩散区域107后,覆盖比特线扩散区域107而配设绝缘膜(未图示),再在其上沉积构成字线的导电部材,以图形形成与选择栅极103和悬浮栅极106交叉的字线111。结果,与字线111的交叉部的选择栅极103的侧壁的悬浮栅极106以外的悬浮栅极106就被除去。并且,把选择栅极103、桥103b和字线111作为掩膜,对比特线扩散区域107的周围的p阱(p型基板),通过自我整合而形成槽118。接着,在槽118中埋入绝缘膜(未图示),进行蚀刻而形成槽分离结构。
这样,如图3所示,埋入型的共用扩散区域121和比特线扩散区域107就被槽分离了。接着,如图3所示,除去在纵方向联络选择栅极103的桥部103b,分离邻接的选择栅极。同时,把选择栅极103的边和行的连接端部左右交替分割(参照122),从而形成从各边分别向着相对的边交替沿着比特线扩散区域107的较长方向延伸的选择栅极扩延部。
以上说明了阵列分离部,关于阵列端部(参照图9)的埋入型的共用扩散区域121,也是在比特线扩散区域107的周围形成槽,进行槽分离。
图4是表示本发明的另一实施方式的构成的图。参照图4,在该实施方式中,把选择栅极103的侧壁的悬浮栅极作为掩膜,形成比特线扩散区域107(参照图1),以图形形成字线111后,把选择栅极103、桥103b和字线111作为掩膜,在比特线扩散区域107的周围形成槽118(参照图2),此后,除去选择栅极103的桥部103b(参照图1),分离选择栅极103的扩延部,在除去了桥部103b的区域,注入杂质离子,形成共用扩散区域121(也称为「共用源极扩散区域」),通过接点125,使被分离了的共用扩散区域121与第1金属布线层的共用的布线(未图示)连接。根据这种构成,使共用扩散区域121实现了低电阻化。以下说明实施例。
实施例
图5是表示本发明的一实施例的布局的图,是表示图4的具体布局构成的一例的图。在本实施例所涉及的半导体存储装置中,具有:在构成存储单元区域的p阱表面上,沿着一方向互相平行延伸,互相分开配设,构成比特线的多条n+扩散区域(也称为「比特线n+扩散区域」)107;以及在相邻的2条比特线n+扩散区域107的间隙中,在基板上夹介绝缘膜(氧化膜)而配设,沿着一方向延伸的选择栅极(栅极电极)103,从多条比特线n+扩散区域107的各自规定的接点115,与第1铝布线层的对应的比特线116连接。并且,比特线n+扩散区域107沿着选择栅极103的较长方向,被分割为2个及以上,在图的左侧的单元阵列的比特线n+扩散区域107和右侧的单元阵列的比特线n+扩散区域107之间的阵列分离部,在除去了桥接选择栅极的区域(图1的103b)的区域,具有共用扩散区域(「也称为共用源极n+扩散区域」)121。另外,图5中,在基板上形成的选择栅极(包括在基板上配设的绝缘膜和导电部材的层积体)采用与后述的栅极电极同样的参照标号,作为选择栅极103来表示。
共用源极n+扩散区域121在该扩散区域121形成时,由选择栅极103按每个桥部的区域来分割,在与选择栅极103的较长方向正交的方向,形成岛状,分别通过接点125而与第1铝布线层的共用的布线(也称为「共用源极线」)117连接。
还有,图的左右的阵列的比特线n+扩散区域107通过接点115而与第1金属布线层的比特线116连接,比特线116通过通孔131而与第2金属布线层的全域比特线130连接。
另外,选择栅极103,如图9所示,从设置在存储单元区域的一侧的边和与该一侧相对的另一侧的边,分别向着对手侧的边交替延伸。并且,在选择栅极103和字线(控制栅极电极)111的交叉部中,在选择栅极103的侧壁上设有悬浮栅极(浮游栅极)106。在本实施例中,如参照图1说明了的,构成存储单元区域的p阱表面的比特线n+扩散区域107是把选择栅极103的侧壁的悬浮栅极106作为掩膜,通过自我整合而形成的。
在上述构成的本实施例中,在存储单元区域的选择栅极103和字线111未覆盖的区域的p阱中,在比特线n+扩散区域107的周围具有槽118,用绝缘膜埋设而形成槽分离结构,确实防止了共用源极n+扩散区域121和比特线n+扩散区域107的错位等所致的短路的发生。
在该实施例中,在对选择单元的悬浮栅极106写入时,字线111上设为约9V的程度的高电压,作为漏极的扩散区域107上设为约5V,把作为源极的扩散区域107设为0V,把选择栅极103设为大体选择栅极的阈值电压的程度,在读出动作时,字线111上设为约5V,选择栅极103上设为约3V,作为漏极的选择栅极的共用源极n+扩散区域121上设为约1.4V,把作为源极的比特线n+扩散区域107设为0V。另外,单元的写入、读出、删除动作的详细情况,参照此前的申请(特愿2003-275943号;本发明申请时未公开)。根据本发明,能确实避免在比特线n+扩散区域107的端部和共用源极n+扩散区域121的短路,对于成品率的提高及设备的可靠性、特性的提高等做出了贡献。
图6和图7是用于按制造工序的顺序来说明图5的A-A′线剖面的工序剖视图。图8是沿着图5的B-B′剖面的工序剖视图,图8(A)~图8(F)与图7(A)~图7(F)的工序分别对应。另外,在以下的说明中,如图6(A)所示,在存储单元区域的基板上,以图形形成由氧化膜102、多硅103(栅极电极)、氧化膜104、氮化膜105构成的选择栅极构造,再在选择栅极的侧壁上形成悬浮栅极,把选择栅极的侧壁的悬浮栅极作为掩膜,形成比特线n+扩散区域107(参照图1),再与选择栅极和悬浮栅极交叉地,夹介绝缘膜而沉积导电膜,在字线上以图形形成,仅在与字线的交叉部上残留选择栅极的侧壁的悬浮栅极,从这一阶段开始说明。另外,在图6(A)中,比特线n+扩散区域107之上的氧化膜110是为覆盖比特线n+扩散区域107表面而埋入的氧化膜。
如图6(B)所示,把选择栅极(及未图示的字线)和比特线n+扩散区域107之上的氧化膜110作为掩膜,采用干蚀刻法,包围比特线n+扩散区域107的周边而在p阱中挖成槽118。即,如图6(B)所示,在与图1的桥103b对应的选择栅极(图6(B)中为桥)的两侧和比特线n+扩散区域107端部之间形成槽118。
其次,如图6(C)所示,采用CVD(化学气相增长)法等沉积氧化膜119,埋入槽118。并且,如图6(D)所示,对氧化膜119进行后蚀刻,使比特线n+扩散区域107表面和选择栅极最上部的氮化膜105露出。
其次,如图6(E)所示,涂敷抗蚀剂124,进行图形形成,在选择栅极的桥部设置开口。
并且,如图7(A)所示,用抗蚀剂124作为掩膜,例如采用干蚀刻法等,除去选择栅极的桥部。结果,留下埋入槽用的绝缘膜119和绝缘膜(栅极绝缘膜)102。在以上的工序中,图5的选择栅极的各行被分离。另外,在图6(E)、图7(A)的工序中,还同时进行对选择栅极的各行的端部和边的连接部在两边交替设置分割(图3的122)的处理。
图8(A)是表示对图7(A)的状态沿着图5的B-B′线的剖面除去了选择栅极的桥部的情况。
其次,如图7(B)所示,在除去了选择栅极的桥部的部位上残留了抗蚀剂124的情况下,进行As离子等的注入,形成共用源极n+扩散区域121。或是也可以在剥离了抗蚀剂124后,进行注入,形成共用源极n+扩散区域121。图8(B)表示在除去了选择栅极的桥的部位的基板表面上形成的共用源极n+扩散区域121。
其次,在选择栅极上设置氧化膜隔离子126(参照图8(C))。另外,在除去了选择栅极的桥的部位形成的共用源极n+扩散区域121之上的氧化膜102在沉积氧化膜,进行后蚀刻,制作氧化膜隔离子126时,同时被除去(图7(C)、图8(C))。
接着,如图7(D)和图8(D)所示,在比特线n+扩散区域107和共用源极n+扩散区域121表面上形成金属硅化物(Co硅化物)112。
接着,如图7(E)、图8(E)所示,形成氮化膜113。再如图7(F)、图8(F)所示,形成层间绝缘膜114,进行平坦化,设置对比特线n+扩散区域107的接点115、对共用源极n+扩散区域121的接点125,与第1铝布线层的比特线116、共用源极线117分别连接。接点115、125例如由W(钨)芯棒等构成。再在图7(F)、图8(F)中,都未图示,形成第2层间绝缘膜,在其之上形成第2铝布线层,把第1铝布线层的比特线116通过通孔连接到全域比特线上。
另外,上述实施例中,对于在选择栅极两侧具有悬浮栅极,可通过把选择栅极夹在其间的比特线扩散区域对和埋入型的共用扩散区域,在2个存储节点独立写入、读出、删除的非易失性半导体存储装置,采用了本发明后的例子进行了说明,不过,本发明当然可适用于其他任意构成的半导体集成电路装置。即,就上述实施例说明了本发明,不过,本发明并不限于上述实施例的构成,当然也包括在本发明的范围内本领域技术人员能做的各种变形、修正。
Claims (20)
1.一种半导体存储装置的制造方法,其特征在于包括:
在基板上形成有多个开口的图形的选择栅极的工序;
在所述选择栅极的、面对所述开口的侧壁上形成悬浮栅极的工序,以及
把所述选择栅极的侧壁的所述悬浮栅极作为掩膜,通过自我整合,在基板表面上形成构成比特线的多条扩散区域的工序。
2.根据权利要求1所述的半导体存储装置的制造方法,其特征在于,把所述选择栅极做成以下图形形状:具有位于存储器阵列区域的一侧的边和与所述一侧相对的另一侧的边,具有多条在与所述边的较长方向正交的方向连接两边的连接部。
3.根据权利要求1所述的半导体存储装置的制造方法,其特征在于,
所述选择栅极具有位于存储器阵列区域的一侧的边和与所述一侧相对的另一侧的边,具有从所述各边交替地分别向着对手侧的边扩延的扩延部,
做成具有使所述扩延部的端部与相对边不分离,且在所述一侧的边和所述另一侧的边之间,沿着与所述扩延部的较长方向正交的方向连接相邻的扩延部彼此的桥部的图形形状,
在所述存储器阵列区域的基板表面上,把所述选择栅极的侧壁的所述悬浮栅极作为掩膜而形成的所述扩散区域沿着所述选择栅极的扩延部的较长方向被分割为多个。
4.根据权利要求1所述的半导体存储装置的制造方法,其特征在于还包括:
把所述选择栅极作为掩膜,在构成所述比特线的所述扩散区域的周围形成槽的工序;以及
用绝缘膜埋入所述槽的工序。
5.根据权利要求3所述的半导体存储装置的制造方法,其特征在于还包括:
形成夹介绝缘膜而与所述选择栅极和所述悬浮栅极交叉的字线的工序;
使所述扩延部的端部与相对边不分离,且把残留所述桥部的状态的所述选择栅极和所述字线作为掩膜,在构成所述比特线的所述扩散区域的周围形成槽的工序;以及
用绝缘膜埋入所述槽的工序。
6.根据权利要求4所述的半导体存储装置的制造方法,其特征在于,构成所述比特线的所述扩散区域是第1导电型的扩散区域,所述槽在构成所述比特线的所述扩散区域的周围的第2导电型的基板或阱上形成。
7.根据权利要求5所述的半导体存储装置的制造方法,其特征在于包括:把所述选择栅极的扩延部的端部与相对边分离,除去所述选择栅极的桥部的工序。
8.根据权利要求7所述的半导体存储装置的制造方法,其特征在于,
包括在除去了所述选择栅极的桥部的部位上形成共用扩散区域的工序,
相邻的所述共用扩散区域夹介其间的所述选择栅极的扩延部而被互相分离。
9.根据权利要求8所述的半导体存储装置的制造方法,其特征在于还包括:把分离而形成了的所述共用扩散区域与共用的上层布线连接起来的工序。
10.一种半导体存储装置,具有:
包括在基板上配设的绝缘膜和在所述绝缘膜之上配设的导电部材,沿着一方向延伸的选择栅极;以及
在基板表面上,沿着所述一方向互相分开而延伸,构成比特线的多个扩散区域,即,把做成具有多个开口的图形的状态的所述选择栅极的侧壁上设置的悬浮栅极作为掩膜,通过自我整合而形成的多个扩散区域。
11.根据权利要求10所述的半导体存储装置,具有:
所述选择栅极具有:位于存储器阵列区域的一侧的边;以及从位于与所述边相对的另一侧的边,交替向着各自的相对边扩延的扩延部的,
具有沿着与所述一方向正交的方向配设,夹介绝缘膜而与所述选择栅极交叉的字线,
所述多个扩散区域,在所述存储器阵列区域的基板表面上,沿着一方向互相分开而延伸,构成比特线的多个扩散区域,即,把使所述各扩延部的端部连接到相对边,做成格子状的图形的状态的所述选择栅极的侧壁上设置的悬浮栅极作为掩膜,通过自我整合而形成。
12.根据权利要求11所述的半导体存储装置,其特征在于,构成所述比特线的所述扩散区域是把具有桥部的状态的所述选择栅极侧壁的悬浮栅极作为掩膜,通过自我整合而形成的,沿着所述选择栅极的扩延部的较长方向被分割为多个,所述桥部使所述扩延部的端部与相对边不分离,且在所述一侧的边和所述另一侧的边的中间部,沿着与所述扩延部的较长方向正交的方向连接所述相邻的扩延部彼此。
13.根据权利要求12所述的半导体存储装置,其特征在于,在构成所述比特线的所述扩散区域的周围,具有把残留了所述桥部的状态的所述选择栅极和所述字线作为掩膜,通过自我整合而形成的槽,用绝缘膜埋入了所述槽。
14.根据权利要求12所述的半导体存储装置,其特征在于,在所述选择栅极的桥部之下的基板内设有埋入扩散区域。
15.根据权利要求12所述的半导体存储装置,其特征在于,
在除去了基板表面的所述选择栅极的桥部的部位,具有选择性地形成的共用扩散区域,
所述共用扩散区域由所述选择栅极的扩延部分离为多个,被分离了的多个所述共用扩散区域通过接点而与共用的上层布线连接。
16.一种半导体存储装置,其特征在于,
具有:
在存储单元区域的基板表面上,沿着一方向互相分开而延伸,构成比特线的多个扩散区域;
在基板上,在构成相邻的比特线的所述扩散区域之间,沿着所述一方向延伸的选择栅极;
沿着与所述一方向正交的方向延伸,与所述选择栅极交叉的字线;以及
在所述基板上,在所述字线和所述选择栅极的交叉部的所述选择栅极侧壁上,夹介绝缘膜而形成的悬浮栅极,
构成所述比特线的所述扩散区域沿着所述一方向至少被分离为2个,
在构成所述比特线的所述扩散区域的分离区域,沿着与所述一方向正交的方向,具有共用扩散区域,
相邻的所述共用扩散区域是夹介其间的所述选择栅极而互相分离的。
17.根据权利要求16所述的半导体存储装置,其特征在于,被分离了的所述共用扩散区域与共用的上层布线连接。
18.根据权利要求16所述的半导体存储装置,其特征在于,
构成所述比特线的多条扩散区域是把
具有位于存储器阵列区域的一侧的边和位于与所述一侧相对的另一侧的边,具有从所述各边交替地分别向着相对的边扩延的扩延部,具有使所述扩延部的端部与相对边不分离,且在所述一侧的边和所述另一侧的边之间,沿着与所述扩延部的较长方向正交的方向互相连接相邻的扩延部彼此的桥部的这种格子形状的图形的所述选择栅极的侧壁的悬浮栅极
作为掩膜,通过自我整合而形成的。
19.根据权利要求16所述的半导体存储装置,其特征在于,在所述存储器阵列的阱表面的所述选择栅极和所述字线未覆盖的区域的所述扩散区域的周围,具有槽,在所述槽中埋入了绝缘膜。
20.根据权利要求18所述的半导体存储装置,其特征在于,所述共用扩散区域是在除去了所述选择栅极的桥部的部位形成的。
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