CN1720604A - 恒定延迟零待机差分逻辑接收机及方法 - Google Patents

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Abstract

一种集成电路上的差分接收机电路基本上不消耗待机功率，具有与输入共模偏置无关的恒定传输延迟，具有可接受的共模抑制，同时包括用来接收差分输入信号的第一和第二直通电路以及缓冲器。基于“真”缓冲信号和“补”缓冲信号之间的差，第一直通电路提供“真”输出信号。基于“补”缓冲信号和“真”缓冲信号之间的差，第二直通电路提供“补”输出信号。差分接收机电路抑制可能在所接收的差分信号上存在的共模偏置，而不改变传输延迟时间。

Description

恒定延迟零待机差分逻辑接收机及方法
技术领域
本发明涉及半导体集成电路中时钟和选通信号的分配，本发明尤其涉及接收差分时钟和选通信号的差分接收机。
背景技术
半导体集成电路，例如存储器芯片，其物理面积正在变大，同时其操作速度也正在变快。这种电路中的一个难题是在以长段时间为特征的时间上分配例如时钟和数据选通信号的信号，该时间长度至少是和可用于上升时间、下降时间和脉冲宽度等的时间周期可相比较的。对于这种电路，对例如时钟和选通信号的某些关键信号保持正确的占空比变得越来越重要，特别是在高频中。但是，当通过许多驱动器和接收机对来传输单个脉冲时，占空比(举例来说，用正或负脉冲宽度来测量)可以部分地由于例如构成驱动器和接收机的P沟道和N沟道晶体管的特性差异而改变。
DQS(“数据选通”)信号是此类型的一种选通信号，且对双倍数据速率(DDR)动态随机存取存储器(DRAM)而言，DQS信号的时序特别重要，在双倍数据速率DRAM中，DQS信号的上升沿和下降沿都被用于选通将数据输入到DRAM和从DRAM输出数据。由于任何原因造成选通信号占空比的增加或者减少，都将导致数据动作的开始(clock in)提前或者滞后。在高频时，因为数据线上的电压有可能没有时间来调整到代表数据值的电平，所以提前开始动作的数据可能不正确。
为了使信号易于被驱动进多个大负载中，一种设计可以使用在信号源和最终负载之间以“扇出”方式排列的中间驱动器。中间驱动器也易于引起占空比偏移。例如，当脉冲通过中间驱动器传输时，3纳秒的脉冲宽度可能会变得比原来的3纳秒更窄或者更宽。这可能是由于阈值(断点)造成的，在该阈值上中间驱动器认为所接收的信号已经切换到另一个状态(也就是，从“1”到“0”或者从“0”到“1”)。也可能是由于构成中间驱动器的P沟道和N沟道晶体管驱动能力的差别(也叫P-N驱动能力不平衡)。这些结果导致“1”和“0”的传输不同。
利用差分信号，中间驱动器可以消除这些类型的占空比误差，但是在接收点(destination)需要差分接收机。差分输入信号，实际上是一个信号和其补信号，被施加到差分接收机的输入端。构成输入差分信号的两个信号的交叉点被定义成两个信号交叉处的电压，并且在该处两个信号在完全相同的时间上具有完全相同的电压。但是，交叉点不必是高电压信号和低电压信号之间的中间值。相反，相对于差分接收机的设计检测阈值，输入差分信号的交叉点可以高或者低。高或者低的交叉点可能是由于半导体工艺变化、P-N驱动能力差异、温度、Vcc、平均地耦合进差分信号的共模噪声等导致。差分接收机的作用是将输入差分信号(其中交叉点有可能高或者低)转换成居中的输出信号，所述居中的输出信号是差分输出信号或者单端输出信号。差分驱动器的输出信号最终要被用做CMOS逻辑功能的单端输入信号，对最终的应用而言，所述差分驱动器的输出信号具有一致的时序。由于对于两个逻辑状态，一个信号变高而同时另外一个信号变低并且每个状态的交叉点包含原始的占空比信息，所以在接收机中能够消除占空比误差。
差分接收机具有另外一个优点。从杂散信号或者电源噪声耦合到差分信号中的共模偏置可能在单端驱动器中引起时序误差(不希望的延迟)。但是，差分接收机消除了这些时序误差。通过差分接收机可以消除为两个差分信号所共有的任何耦合或者电源噪声。但是，在使用已知的差分接收机时仍然存在一个问题。已知的差分接收机以差分对晶体管为基础，所述差分对晶体管需要恒流源以通过差分对的两个晶体管中的每一个进行传输。因此，不管是否真正需要在特定时间通过接收机来处理差分信号，差分接收机都会消耗大量电流。在很多应用中，因为要消耗大量待机电流，所以在关键时钟路径中使用期望的许多差分对接收机是不现实的。
另外一个问题是，这种类型的差分接收机根据差分输入信号的交点电压而具有不同的传输延迟(当将共模电压偏置耦合到差分输入信号中时)。对于关键时间路径，特别是在高频上，变化的传输延迟是不能被接受的。
因此，需要一种差分接收机，其能在保持差分输入信号的时序特性的同时，根据差分输入信号产生差分输出信号。
发明内容
根据本发明的集成电路包括一种差分接收机电路，该差分接收机电路基本上不消耗待机功率，其具有与输入共模偏置无关的恒定传输延迟，具有可接受的共模抑制并且包括用来接收差分输入信号的第一和第二直通电路以及缓冲器。当“真”缓冲信号和“补”缓冲信号之间存在差异时，第一直通电路提供“真”输出信号。当“补”缓冲信号和“真”缓冲信号之间存在差异时，第二直通电路提供“补”输出信号。差分接收机电路还包括在互补状态下锁存“真”和“补”输出信号的交叉耦合反相器、以及用于放大该“真”和“补”输出信号的最终驱动缓冲器。
附图简述
通过结合下列附图对优选实施例的描述，下面对本发明进行详细描述，其中：
图1是根据本发明一个例子的接收机的示意图；
图2是图1的接收机的示意图，并且具有根据本发明另一个例子的一个锁存器；
图3是图2的接收机的示意图，并且具有根据本发明另一个例子的最终驱动器；
图4是输入到图3中的接收机的平衡差分输入信号的波形图；
图5是当使用图4中所描述的输入波形进行模拟时，图3中所描述的完整差分接收机输出的差分输出信号的模拟结果波形图；
图6是偏移的单端输入信号的波形图；
图7是差分输入信号的波形图，其中差分输入信号的每个信号都是偏移的，从而导致一个高交叉点；
图8是输入到图3的接收机中的具有高交叉点的差分输入信号的波形图，该图与图7中的波形图相同，但是与图9中的波形图对齐；
图9是当使用图8中所描述的高交叉点输入波形进行模拟时，图3中所描述的完整差分接收机输出的差分输出信号的模拟结果波形图；
图10是输入到图3的接收机中的具有低交叉点的差分输入信号的波形图；
图11是当使用图10中所描述的低交叉点输入波形进行模拟时，图3中所描述的完整差分接收机输出的差分输出信号的模拟结果波形图；
图12是输入到图3的接收机的具有混合的低和高交叉点的差分输入信号的波形图；
图13是当使用图12中所描述的混合交叉点输入波形进行模拟时，图3中所描述的完整差分接收机输出的差分输出信号的模拟结果波形图；
图14是根据本发明的另外一个例子，结合图3的完整差分接收机的集成电路和***的结构示意图。
发明详述
图1中描述了根据本发明的一个例子的共模接收机100。接收机100包括第一反相器GI1，其耦合至真输入信号IN以产生反相信号GI1OUT，并且还包括第二反相器GI2，其耦合至补输入信号IN*以产生补信号GI2OUT。接收机100还包括第一直通电路110以提供真输出信号OUT。当需要差分输出信号时，如同中间驱动器，接收机100还包括第二直通电路120以提供补输出信号OUT*。
第一直通电路110包括P沟道晶体管MP1和N沟道晶体管MN1。晶体管MP1和MN1的栅极都耦合至第一反相器GI1的输出端，从而将信号GI1OUT施加到晶体管MP1和MN1的栅极上。信号GI1OUT控制晶体管MP1和MN1的导通状态，并因此构成第一直通电路110的控制输入。晶体管MP1和MN1的源极相耦合以接收从第二反相器的输出端输出的信号GI2OUT。根据GI1OUT信号的状态，GI2OUT信号通过晶体管MP1和MN1中的一个耦合至晶体管MP1和MN1的漏极。更具体地，当GI1OUT信号为低时(也就是IN是高时)，GI2OUT信号通过晶体管MP1耦合，当GI1OUT信号为高时(也就是IN是低时)，GI2OUT信号通过晶体管MN1耦合。晶体管MP1和MN1的漏极耦合至输出信号OUT，并因此构成了第一直通电路110的输出端和接收机100的真输出端。
尽管信号GI2OUT是通过晶体管MP1或MN1二者之一被传递到输出信号OUT，但不是同时通过两者来进行传递的。直到信号GI1OUT变得低到足够使晶体管MP1导通，信号GI2OUT才通过晶体管MP1被传递，而直到信号GI1OUT变得高到足够使晶体管MN1导通，信号GI2OUT才通过晶体管MN1被传递。这给接收机100提供了想要的差分效果。该差分效果来自这样一个事实，即，晶体管MP1和MN1只有在信号GI1OUT具有不同于信号GI2OUT的极性时才会导通。直通电路120与直通电路110的工作方式相似，当GI2OUT为低时(也就是IN*为高)，直通电路120通过P沟道晶体管MP2将信号GI1OUT耦合至补输出信号OUT*，并且当GI2OUT为高时(也就是IN*为低)，直通电路120通过N沟道晶体管MN2将信号GI1OUT耦合至补输出信号OUT*。同样，直到信号GI2OUT变到低到足够使晶体管MP2导通，信号GI1OUT才通过晶体管MP2被传递，而直到信号GI2OUT变到高到足够使晶体管MN2导通，信号GI1OUT才通过晶体管MN2被传递。这给接收机100提供了想要的差分效果以及差分输出信号。该差分效果来自这样一个事实，即，晶体管MP1和MN1只有在信号GI1OUT具有不同于信号GI2OUT的极性时才会导通。
本领域的普通技术人员根据这些教导应该明白，第一和第二反相器GI1和GI2可以方便地改为同相缓冲器。在这种结构中，缓冲器输出的信号应该被交叉连接来取代信号GI1OUT和GI2OUT，从而保证进入直通电路110和120的信号极性的正确。此外，如果不需要差分输出信号，可以省略直通电路120。
接收机100不包括在传统差分接收机中可以找得到的任何恒流源。因此，接收机100基本上不消耗稳态功率，尽管它确实消耗瞬态开关功率。此外，上面所讨论的差分效果给接收机100提供了共模偏置和噪声的抑制能力，其方法和传统差分接收机能够抑制共模偏置和噪声的方法一样。但是，和传统差分接收机不同，部分地由于上述的差分效果以及部分地由于这样一个事实，即通过直通电路(直通电路110和120的二者之一或者全部)传递的信号最终与信号最大值和最小值之间的固定数字阈值中间值进行比较，接收机100改变不依赖于共模偏置和噪声的输入信号的基本恒定的时间延迟。通过传统差分接收机的传输延迟由共模偏置或者噪声决定是公知的。
图2中描述了根据本发明的接收机200的另外一个实施例。接收机200包括了与图1的接收机100中存在的元件相同的所有元件。为了简便，这些元件具有相同的参考标记，同时对它们的工作方式的解释也不再重复。接收机200和接收机100的不同之处在于接收机200包括第三反相器130和第四反相器140。反相器130和140包括以已知的反相器结构相耦合的各自的P沟道晶体管MP3和MP4和各自的N沟道晶体管MN3和MN4。第三反相器130的输入端耦合至真输出信号OUT，而第三反相器130的输出端耦合至补输出信号OUT*。第四反相器140的输入端耦合至补输出信号OUT*，而第四反相器140的输出端耦合至真输出信号OUT。因此，反相器130，140交叉耦合，并且提供了锁存功能。
将在第一和第二反相器GI1、GI2中和在第一和第二直通电路110、120中的晶体管设计成可以过驱动第三和第四反相器130、140中的晶体管。由于第三和第四反相器130、140交叉耦合形成了具有双稳态的锁存器，所以将第一和第二反相器GI1、GI2以及第一和第二直通电路110、120的尺寸设计成可以提供足够大的驱动电流，从而足够使得锁存器可以在需要时改变状态。晶体管的驱动能力可以由沟道的宽长比来表征。下面提供了这里讨论的本发明例子的几个元件的长宽比的例子，作为设计根据本发明的接收机的指导。但是，应该理解的是，这几个元件的驱动能力仅仅代表本发明的例子，并且可以根据这些教导进行修改。在下面所讨论的在模拟中使用的例子里，P沟道晶体管MP1、MP2中每个和N沟道晶体管MN1、MN2中每个的宽长比都为15。第一和第二反相器GI1、GI2的每个都包括一个P沟道晶体管和一个N沟道晶体管。第一和第二反相器GI1、GI2的P沟道晶体管中每个的宽长比为50，而第一和第二反相器GI1、GI2的N沟道晶体管中每个的宽长比为20。这些优选的宽长比是具体的半导体工艺过程的工序(function)和所涉及的晶体管的设计特性。对于这个例子，P沟道晶体管MP3、MP4中每个都具有宽长比8，同时N沟道晶体管MN3、MN4中每个都具有宽长比6。可选的是，P沟道晶体管MP3、MP4可以具有宽长比6，N沟道晶体管MN3、MN4可以具有宽长比4。根据这些参数，第一和第二反相器GI1、GI2以及第一和第二直通电路110、120的驱动能力可以过驱动第三和第四反相器GI3、GI4。第三和第四反相器GI3、GI4提供迅速锁存的临界负载电压，该临界负载电压如下所述将进一步被缓存。
图3中示出了根据本发明的完整差分接收机300的另外一个实施例。接收机300包括接收机200和最终的缓冲器对GI5、GI6，缓冲器GI5、GI6被耦合来分别接收OUT和OUT*信号，从而提高接收机200的驱动能力。优选地将缓冲器GI5、GI6放置在靠近接收机200的地方，使得存在的波形失真(举例来说，可能由于长传输线路中的RC结构所引起的波形失真)很小或没有。最终的缓冲器对GI5、GI6的P沟道晶体管中每个都优选地具有宽长比60，同时最终的缓冲器对GI5、GI6的N沟道晶体管中每个都优选地具有宽长比30。
图3中示出了根据本发明的半导体芯片上的集成电路360的另外一个实施例。集成电路360包括接收机300加上驱动链320、寄生元件Z1、Z2和负载340，其中驱动链320用来放大低电平信号，寄生元件Z1、Z2由差分信号传输线构成。驱动链320包括第七和第八反相器GI7和GI8，并且包括第九和第十反相器GI9和GI10。真和补输入信号INPUT和INPUT*被分别提供给第七和第八反相器GI7和GI8的输入端。将第七和第八反相器GI7和GI8的输出端分别耦合至第九和第十反相器GI9和GI10的输入端。反相器GI7、GI8、GI9和GI10中每个都包括一个P沟道晶体管和一个N沟道晶体管，并且反相器GI7、GI8、GI9和GI10一起构成了驱动链320，用来放大真和补输入信号INPUT和INPUT*。反相器GI9和GI10的输出端上的被放大的真和补输入信号INPUT和INPUT*被应用来驱动由Z1和Z2表示的差分传输线，同时Z1和Z2通常被称为寄生元件Z1和Z2。寄生元件Z1和寄生元件Z2是分布电阻和电容的复合体，所述复合体依赖于如下面描述的所考虑的特定的设计。
如上所述，这里所讨论的宽长比以及寄生元件Z1和Z2的特性，只与下面所讨论的模拟中使用的有限的发明例子有关，但是可以在不脱离本发明的精神和范围的情况下根据这些教导进行修改。保持与上述的宽长比的比例相一致，第七和第八反相器GI7、GI8的P沟道晶体管中每个优选地具有宽长比80，同时第七和第八反相器GI7、GI8的N沟道晶体管中每个优选地具有宽长比40。第九和第十反相器GI9、GI10的P沟道晶体管中每个优选地具有宽长比250，第九和第十反相器GI9、GI10的N沟道晶体管中每个优选地具有宽长比125。驱动链320提供足够的驱动能力以便在寄生元件Z1和Z2上发射差分信号并且将差分信号从那里传送到负载340以及更远(举例来说，一个或者多个完整差分接收机300)。尽管寄生元件Z1和寄生元件Z2是分布电阻和电容的复合体，但是，在复合体里，每个寄生元件的分布电阻由大约629欧姆的串联电阻来清楚地表示，同时每个寄生元件的分布电容由大约0.8926皮法的并联电容(到地)来清楚地表示；但是，具体的参数取决于所考虑的具体的设计。每个寄生元件被用作一个低通滤波器。
在集成电路360中，完整差分接收机300的差分输出被施加到由第十一和第十二反相器负载GI11和GI12表示的负载340上。第十一和第十二反相器负载GI11和GI12中每个实际上都包括5个以扇出形式排列的独立的反相器，并且这10个反相器中每个都包括以已知反相器形式排列的一个P沟道晶体管和一个N沟道晶体管。这10个反相器表示施加于完整差分接收机300的输出上的负载(举例来说，几个CMOS电路的输入)，但是负载的这种特殊排列可能会随从一种集成电路变到另外一种集成电路设计而变化。保持与上述的宽长比的比例相一致，在第十一和第十二反相器负载GI11、GI12中，10个反相器的P沟道晶体管中每个优选地具有宽长比40，同时在第十一和第十二反相器负载GI11、GI12中，10个反相器的N沟道晶体管的每个优选地具有宽长比20。
图4是在具有6纳秒的完整周期的理想方波作为真和补输入信号INPUT和INPUT*(见图3)被输入并被通过驱动链320和通过寄生元件Z1以及寄生元件Z2传输到负载上之后，输入进完整差分接收机300的输入信号的模拟结果曲线，其中所述负载是完整差分接收机300的输入端。所述输入波形变得失真但是交叉点仍然保持大致集中在大约1.1伏处(也就是，0伏和2.2伏的中间值，整个波幅)。在这种平衡的情况下，实际上并不需要差分接收机。在用于区分两个逻辑电平的CMOS的阈值(举例来说，本例中为1.1伏)上，差分信号的每一端的占空比都是平衡的50％。可以将驱动链320设计成单端，并且由于任何构成负载的CMOS电路可以输入平衡的50％占空比的信号，所以可以将寄生元件Z1的输出信号直接应用于负载340中。当驱动链320中的P沟道晶体管和N沟道晶体管平衡时并且寄生元件Z1、Z2平衡时可以获得这个结果。在这种情况下，可以使用单端信号而不丢失占空比。
图5是当图4中所描述的信号被提供给完整差分接收机300作为输入时，从完整差分接收机300输出并被输入到第十一和第十二反相器负载GI11和GI12的输出信号的模拟结果曲线。所述模拟结果确认了完整差分接收机300对于每种切换类型(上升和下降)都保持了居中的交叉点，并且具有从输入交叉点到输出交叉点的0.54纳秒的固定传输延迟。
图6是在中点上(举例来说，大约1.1伏)具有偏移的占空比的单端波形的模拟结果曲线。偏移的占空比表示在中点上，大约1.1伏，正脉冲宽度与负脉冲宽度不同。在图6中，正脉冲宽度大约为3.6纳秒宽，而负脉冲宽度大约为2.4纳秒宽。在本模拟中，输入到驱动链320的输入信号是一个具有6纳秒完整周期的理想方波。这样的偏移的占空比可能是驱动链320中的P沟道晶体管和N沟道晶体管的可能累加失配的结果。当上升沿和下降沿都被用来传递数据时，具有这种偏移的占空比的单端信号的使用将受到限制。
图7是在中点上(举例来说，大约1.1伏)具有偏移的占空比的补单端波形的模拟结果曲线，所述补单端波形叠加在图6的曲线上构成一个差分波形。叠加的两条波形都有偏移，并且交叉点出现在1.1伏中点上方的大约1.7伏处。从交叉点到交叉点来测量占空比，并且图7中的叠加波形具有相等的占空比(大约3纳秒)，但是，是在高交叉点上。差分信号路径的使用保持了原始的(也就是，外部施加的)50％占空比信息，但是，是以高交叉点的形式。在这种情况下，交叉点高于1.1伏中点或者CMOS检测阈值，且是在1.7伏。为了实用，必须提取50％的占空比信息以便将其作为用于CMOS逻辑功能的单端波形使用，在该单端波形中50％的占空比存在于中点上或者CMOS检测阈值上。接收机100、200或者300方便地提取在信号振幅两端之间的中点上具有阈值的50％的占空比信息。
图8描述的是同样作为完整差分接收机300输入的高交叉点波形，但是波形的排列与图9相关。图9是当图8中所描述的差分信号被提供给完整差分接收机300作为输入时，从完整差分接收机300输出并被输入到第十一和第十二反相器负载GI11和GI12的输出信号的模拟结果曲线。在高交叉点差分信号经过完整差分接收机300并且从输入交叉点到输出交叉点具有0.59内秒的延迟之后，所述高交叉点信号在靠近中心(也就是，1.1伏)的地方被恢复，并且具有与上面关于图4和图5所述的居中交叉点相关的延迟大约一样的固定传输延迟。因为完整差分接收机300两个差分输出的大部分原始占空比都已经被恢复，所以完整差分接收机300的两个差分输出中的任何一个都可以被用作单端信号。
图10描述了低交叉点波形，所述低交叉点波形是图8中所描述的高交叉点波形的反转。图11是当图10中所描述的差分信号被提供给完整差分接收机300作为输入时，从完整差分接收机300输出并被输入到第十一和第十二反相器负载GI11和GI12的输出信号的模拟结果曲线。与具有高交叉点的情况一样，低交叉点差分信号经过完整差分接收机300并且从输入交叉点到输出交叉点具有0.59纳秒的延迟。与具有高交叉点的情况一样，低交叉点差分信号在靠近中心的地方被恢复。因为完整差分接收机300两个差分输出的大部分原始占空比都已经被恢复，所以完整差分接收机300的两个差分输出中的任何一个都可以被用作单端信号。
图12描述了一个低交叉点和高交叉点混合的波形，所述波形可能是耦合到差分输入的共模偏置或者是电源噪声的结果。图13是当图12中所描述的差分信号被提供作为完整差分接收机300的输入时，从完整差分接收机300输出并输入到第十一和第十二反相器负载GI11和GI12的输出信号的模拟结果曲线。混合交叉点差分信号经过完整差分接收机300并且从输入交叉点到输出交叉点具有一个位于0.56到0.59纳秒之间的延迟。由模拟得到的输出信号揭示出被恢复的交叉点在更居中的输出上。这有效地抑制了由共模偏置和电源噪声引起的失真。
与基于具有恒流源和变化传输延迟的放大器的差分对相比，这个简单的电路给出了有说服力的性能。
图14描述了***500，***500包括在芯片400上的半导体集成电路(举例来说，存储器件)，以及不属于集成电路400的一部分的至少又一个电路元件460。集成电路400包括用来生成真和补信号INPUT和INPUT*(如上面关于图3的描述)的差分信号生成器410、驱动链420(举例来说，图3的驱动链320或者等价物)、寄生元件Z1、Z2、完整差分接收机300、以及与负载340(图3)相似但通常包括附加电路的负载440。例如，负载440可以包括负载340的反相器GI11、GI12，并且还另外包括控制电路，所述控制电路用来控制大规模半导体集成电路中的数据移动，所述大规模半导体集成电路例如中央处理器(CPU)或者被称作DRAM的现代的动态随机存取存储器芯片。
差分信号生成器410可以只包括一个缓冲器，用于接收从集成电路400外部发出的单端信号或者差分时钟或者选通信号，并且在驱动链420中被放大之前将时钟或者选通信号转换成差分信号。可选择地，差分信号生成器可以包括逻辑电路，所述逻辑电路根据从集成电路400外部或者内部接收到的信号的逻辑组合来生成差分信号。
不是集成电路400的一部分的至少又一个的电路元件460可以是CPU芯片，而集成电路400是存储器件。可选择地，集成电路400是CPU芯片，而不是集成电路400的一部分的至少又一个的电路元件460可以是存储器件。在两种情况的任一种中，***500都包括两个或者多个分离的集成电路芯片。在被安装到设备的主板上之前，可以将这些分离的集成电路装配到相同或者不同的印刷线路组件上，或者可以将这些分离的集成电路以任何方式装配到相同或者不同的设备上，并且通过电缆将其连接在一起，就象台式计算机通过电缆和打印机设备连接一样。
在一个存储器件或者任何其它集成电路中，或者在一个将这样的集成电路装配到分离的印刷线路组件上或者分离的设备中的***中，给集成电路400和***500提供了超过现有技术的优点，如低待机功率、不变的脉冲占空比和可重复的传输延迟。
利用专利法要求的细节和特性，对新型恒定延迟零待机差分逻辑接收机的优选实施例(应该是说明性的而不是限制性的)进行描述，值得注意的是，本领域的技术人员根据上面的描述可以对本发明进行修改和变更。因此，应该明白，在不脱离所附权利要求中定义的本发明的范围和精神的情况下，可以对所公开的本发明的特殊实施例做出变化。因此，在所附的权利要求中给出了要求的和期望受专利法保护的权利要求。

Claims (36)

1、一种接收机电路，包括第一直通电路，该第一直通电路具有耦合至差分传输线的第一输出端的控制输入端，和耦合至所述差分传输线的第二输出端的信号输入端，该第一直通电路的输出端提供第一输出信号。
2、如权利要求1所述的接收机电路，还包括第二直通电路，该第二直通电路具有耦合至所述差分传输线的第二输出端的控制输入端，和耦合至所述差分传输线的第一输出端的信号输入端，该第二直通电路的输出端提供第二输出信号。
3、如权利要求2所述的接收机电路，其中：
所述第一直通电路包括第一P沟道晶体管，该第一P沟道晶体管具有漏极、源极和栅极；
所述第一直通电路还包括第一N沟道晶体管，该第一N沟道晶体管具有漏极、源极和栅极；
所述第一直通电路的控制输入端包括所述第一P沟道晶体管的栅极和所述第一N沟道晶体管的栅极；
所述第一直通电路的信号输入端包括所述第一P沟道晶体管的源极和所述第一N沟道晶体管的源极；
所述第一直通电路的输出端包括所述第一P沟道晶体管的漏极和第一N沟道晶体管的漏极；
所述第二直通电路包括第二P沟道晶体管，该第二P沟道晶体管具有漏极、源极和栅极；
所述第二直通电路还包括第二N沟道晶体管，该第二N沟道晶体管具有漏极、源极和栅极；
所述第二直通电路的控制输入端包括所述第二P沟道晶体管的栅极和所述第二N沟道晶体管的栅极；
所述第二直通电路的信号输入端包括所述第二P沟道晶体管的源极和所述第二N沟道晶体管的源极；以及
所述第二直通电路的输出端包括所述第二P沟道晶体管的漏极和所述第二N沟道晶体管的漏极。
4、如权利要求2所述的接收机电路，还包括：
第一反相器，该第一反相器耦合在所述差分传输线的第一输出端和所述第一直通电路的控制输入端之间；
第二反相器，该第二反相器耦合在所述差分传输线的第二输出端和所述第一直通电路的信号输入端之间；
第三反相器，该第三反相器具有耦合至所述第一输出信号的输入端，该第三反相器具有耦合至所述第二输出信号的输出端；以及
第四反相器，该第四反相器具有耦合至所述第二输出信号的输入端，该第四反相器具有耦合至所述第一输出信号的输出端。
5、如权利要求4所述的接收机电路，还包括：
第五反相器，该第五反相器具有耦合至所述第一输出信号的输入端；以及
第六反相器，该第六反相器具有耦合至所述第二输出信号的输入端。
6、如权利要求1所述的接收机电路，其中：
所述第一直通电路包括P沟道晶体管，该P沟道晶体管具有漏极、源极和栅极；
所述第一直通电路还包括N沟道晶体管，该N沟道晶体管具有漏极、源极和栅极；
所述第一直通电路的控制输入端包括所述P沟道晶体管的栅极和所述N沟道晶体管的栅极；
所述第一直通电路的信号输入端包括所述P沟道晶体管的源极和所述N沟道晶体管的源极；以及
所述第一直通电路的输出端包括所述P沟道晶体管的漏极和所述N沟道晶体管的漏极。
7、一种集成电路，包括：
芯片上的差分传输线，该差分传输线具有第一和第二输出端，并且其特征在于低带通；以及
该芯片上的差分接收机，该差分接收机包括第一直通电路，该第一直通电路具有耦合至所述差分传输线的第一输出端的控制输入端，和耦合至所述差分传输线的第二输出端的信号输入端，该第一直通电路的输出端提供第一输出信号。
8、如权利要求7所述的集成电路，其中，所述差分接收机还包括第二直通电路，该第二直通电路具有耦合至所述差分传输线的第二输出端的控制输入端，和耦合至所述差分传输线的第一输出端的信号输入端，该第二直通电路的输出端提供第二输出信号。
9、如权利要求8所述的集成电路，其中：
所述第一直通电路包括第一P沟道晶体管，该第一P沟道晶体管具有漏极、源极和栅极；
所述第一直通电路还包括第一N沟道晶体管，该第一N沟道晶体管具有漏极、源极和栅极；
所述第一直通电路的控制输入端包括所述第一P沟道晶体管的栅极和所述第一N沟道晶体管的栅极；
所述第一直通电路的信号输入端包括所述第一P沟道晶体管的源极和所述第一N沟道晶体管的源极；
所述第一直通电路的输出端包括所述第一P沟道晶体管的漏极和所述第一N沟道晶体管的漏极；
所述第二直通电路包括第二P沟道晶体管，该第二P沟道晶体管具有漏极、源极和栅极；
所述第二直通电路还包括第二N沟道晶体管，该第二N沟道晶体管具有漏极、源极和栅极；
所述第二直通电路的控制输入端包括所述第二P沟道晶体管的栅极和所述第二N沟道晶体管的栅极；
所述第二直通电路的信号输入端包括所述第二P沟道晶体管的源极和所述第二N沟道晶体管的源极；以及
所述第二直通电路的输出端包括所述第二P沟道晶体管的漏极和所述第二N沟道晶体管的漏极。
10、如权利要求8所述的集成电路，其中所述差分接收机还包括：
第一反相器，该第一反相器耦合在所述差分传输线的第一输出端和所述第一直通电路的控制输入端之间；
第二反相器，该第二反相器耦合在所述差分传输线的第二输出端和所述第一直通电路的信号输入端之间；
第三反相器，该第三反相器具有耦合至所述第一输出信号的输入端，该第三反相器具有耦合至所述第二输出信号的输出端；以及
第四反相器，该第四反相器具有耦合至所述第二输出信号的输入端，该第四反相器具有耦合至所述第一输出信号的输出端。
11、如权利要求10所述的集成电路，还包括：
第五反相器，该第五反相器具有耦合至所述第一输出信号的输入端；以及
第六反相器，该第六反相器具有耦合至第二输出信号的输入端。
12、如权利要求7所述的集成电路，其中：
所述第一直通电路包括P沟道晶体管，该P沟道晶体管具有漏极、源极和栅极；
所述第一直通电路还包括N沟道晶体管，该N沟道晶体管具有漏极、源极和栅极；
所述第一直通电路的控制输入端包括所述P沟道晶体管的栅极和所述N沟道晶体管的栅极；
所述第一直通电路的信号输入端包括所述P沟道晶体管的源极和所述N沟道晶体管的源极；以及
所述第一直通电路的输出端包括所述P沟道晶体管的漏极和所述N沟道晶体管的漏极。
13、一种存储器件，包括：
差分信号生成器；
芯片上的差分传输线，该差分传输线耦合至所述差分生成器，该差分传输线具有第一和第二输出端，并且其特征在于低带通；
所述芯片上的差分接收机，该差分接收机包括第一直通电路，该第一直通电路具有耦合至所述差分传输线的第一输出端的控制输入端和耦合至所述差分传输线的第二输出端的信号输入端，所述第一直通电路的输出端提供第一输出信号；以及
所述芯片上的逻辑电路，该逻辑电路具有耦合至所述第一输出信号的输入端。
14、如权利要求13所述的存储器件，其中所述差分接收机还包括第二直通电路，该第二直通电路具有耦合至所述差分传输线的第二输出端的控制输入端，和耦合至所述差分传输线的第一输出端的信号输入端，该第二直通电路的输出端提供第二输出信号。
15、如权利要求14所述的存储器件，其中：
所述第一直通电路包括第一P沟道晶体管，该第一P沟道晶体管具有漏极、源极和栅极；
所述第一直通电路还包括第一N沟道晶体管，该第一N沟道晶体管具有漏极、源极和栅极；
所述第一直通电路的控制输入端包括所述第一P沟道晶体管的栅极和所述第一N沟道晶体管的栅极；
所述第一直通电路的信号输入端包括所述第一P沟道晶体管的源极和所述第一N沟道晶体管的源极；
所述第一直通电路的输出端包括所述第一P沟道晶体管的漏极和所述第一N沟道晶体管的漏极；
所述第二直通电路包括第二P沟道晶体管，该第二P沟道晶体管具有漏极、源极和栅极；
所述第二直通电路还包括第二N沟道晶体管，该第二N沟道晶体管具有漏极、源极和栅极；
所述第二直通电路的控制输入端包括所述第二P沟道晶体管的栅极和所述第二N沟道晶体管的栅极；
所述第二直通电路的信号输入端包括所述第二P沟道晶体管的源极和所述第二N沟道晶体管的源极；以及
所述第二直通电路的输出端包括所述第二P沟道晶体管的漏极和所述第二N沟道晶体管的漏极。
16、如权利要求14所述的存储器件，其中所述差分接收机还包括：
第一反相器，该第一反相器耦合在所述差分传输线的第一输出端和所述第一直通电路的控制输入端之间；
第二反相器，该第二反相器耦合在所述差分传输线的第二输出端和所述第一直通电路的信号输入端之间；
第三反相器，该第三反相器具有耦合至所述第一输出信号的输入端，该第三反相器具有耦合至所述第二输出信号的输出端；以及
第四反相器，该第四反相器具有耦合至所述第二输出信号的输入端，该第四反相器具有耦合至所述第一输出信号的输出端。
17、如权利要求16所述的存储器件，还包括：
第五反相器，该第五反相器具有耦合至所述第一输出信号的输入端；以及
第六反相器，该第六反相器具有耦合至所述第二输出信号的输入端。
18、如权利要求13所述的存储器件，其中：
所述第一直通电路包括P沟道晶体管，该P沟道晶体管具有漏极、源极和栅极；
所述第一直通电路还包括N沟道晶体管，该N沟道晶体管具有漏极、源极和栅极；
所述第一直通电路的控制输入端包括所述P沟道晶体管的栅极和所述N沟道晶体管的栅极；
所述第一直通电路的信号输入端包括所述P沟道晶体管的源极和所述N沟道晶体管的源极；以及
所述第一直通电路的输出端包括所述P沟道晶体管的漏极和所述N沟道晶体管的漏极。
19、一种包括一个集成电路和至少一个其它电路的***，其中所述集成电路包括：
差分信号生成器；
芯片上的差分传输线，该差分传输线耦合至所述差分生成器，该差分传输线路具有第一和第二输出端，并且其特征在于低带通，所述至少一个其它电路是不在所述芯片上实现的电路；
所述芯片上的差分接收机，该差分接收机包括第一直通电路，该第一直通电路具有耦合至所述差分传输线的第一输出端的控制输入端，和耦合至所述差分传输线的第二输出端的信号输入端，所述第一直通电路的输出端提供第一输出信号；以及
所述芯片上的逻辑电路，该逻辑电路具有耦合至所述第一输出信号的输入端。
20、如权利要求19所述的***，其中，所述差分接收机还包括第二直通电路，该第二直通电路具有耦合至所述差分传输线的第二输出端的控制输入端，和耦合至所述差分传输线的第一输出端的信号输入端，该第二直通电路的输出端提供第二输出信号。
21、如权利要求20所述的存储器件，其中：
所述第一直通电路包括第一P沟道晶体管，该第一P沟道晶体管具有漏极、源极和栅极；
所述第一直通电路还包括第一N沟道晶体管，该第一N沟道晶体管具有漏极、源极和栅极；
所述第一直通电路的控制输入端包括所述第一P沟道晶体管的栅极和所述第一N沟道晶体管的栅极；
所述第一直通电路的信号输入端包括所述第一P沟道晶体管的源极和所述第一N沟道晶体管的源极；
所述第一直通电路的输出端包括所述第一P沟道晶体管的漏极和所述第一N沟道晶体管的漏极；
所述第二直通电路包括第二P沟道晶体管，该第二P沟道晶体管具有漏极、源极和栅极；
所述第二直通电路还包括第二N沟道晶体管，该第二N沟道晶体管具有漏极、源极和栅极；
所述第二直通电路的控制输入端包括所述第二P沟道晶体管的栅极和所述第二N沟道晶体管的栅极；
所述第二直通电路的信号输入端包括所述第二P沟道晶体管的源极和所述第二N沟道晶体管的源极；以及
所述第二直通电路的输出端包括所述第二P沟道晶体管的漏极和所述第二N沟道晶体管的漏极。
22、如权利要求20所述的存储器件，其中所述差分接收机还包括：
第一反相器，该第一反相器耦合在所述差分传输线的第一输出端和所述第一直通电路的控制输入端之间；
第二反相器，该第二反相器耦合在所述差分传输线的第二输出端和所述第一直通电路的信号输入端之间；
第三反相器，该第三反相器具有耦合至所述第一输出信号的输入端，该第三反相器具有耦合至所述第二输出信号的输出端；以及
第四反相器，该第四反相器具有耦合至所述第二输出信号的输入端，该第四反相器具有耦合至所述第一输出信号的输出端。
23、如权利要求22所述的存储器件，还包括：
第五反相器，该第五反相器具有耦合至所述第一输出信号的输入端；以及
第六反相器，该第六反相器具有耦合至所述第二输出信号的输入端。
24、如权利要求19所述的存储器件，其中：
所述第一直通电路包括P沟道晶体管，该P沟道晶体管具有漏极、源极和栅极；
所述第一直通电路还包括N沟道晶体管，该N沟道晶体管具有漏极、源极和栅极；
所述第一直通电路的控制输入端包括所述P沟道晶体管的栅极和所述N沟道晶体管的栅极；
所述第一直通电路的信号输入端包括所述P沟道晶体管的源极和所述N沟道晶体管的源极；以及
所述第一直通电路的输出端包括所述P沟道晶体管的漏极和所述N沟道晶体管的漏极。
25、一种接收机电路，包括：
用于缓存输入差分信号并产生第一及第二缓冲信号的装置；以及
用于基于所述第一缓冲信号和所述第二缓冲信号之间的差，来提供第一输出信号的装置。
26、如权利要求25所述的接收机电路，其中，用于提供第一输出信号的装置包括第一直通电路，该第一直通电路具有耦合至所述第一缓冲信号的控制输入端和耦合至所述第二缓冲信号的信号输入端。
27、如权利要求25所述的接收机电路，还包括：
用于基于所述第二缓冲信号和所述第一缓冲信号之间的另外一个差，来提供第二输出信号的装置。
28、如权利要求27所述的接收机电路，其中用于提供第二输出信号的装置包括第二直通电路，该第二直通电路具有耦合至所述第二缓冲信号的控制输入端和耦合至所述第一缓冲信号的信号输入端。
29、如权利要求27所述的接收机电路，还包括用于锁存所述第一和第二输出信号的装置。
30、如权利要求29所述的接收机，其中用于锁存的装置包括：
第一反相器，该第一反相器具有耦合至所述第一输出信号的输入端，该第一反相器具有耦合至所述第二输出信号的输出端；以及
第二反相器，该第二反相器具有耦合至所述第二输出信号的输入端，该第二反相器具有耦合至所述第一输出信号的输出端。
31、如权利要求29所述的接收机，还包括用于放大所述第一和第二输出信号的装置。
32、如权利要求31所述的接收机，其中用于放大的装置包括：
第一反相器，该第一反相器具有耦合至所述第一输出信号的输入端；以及
第二反相器，该第二反相器具有耦合至所述第二输出信号的输入端。
33、一种方法，包括：
缓存输入差分信号，来产生第一和第二缓冲信号；以及
基于所述第一缓冲信号和所述第二缓冲信号之间的差，来提供第一输出信号。
34、如权利要求33所述的方法，还包括基于所述第二缓冲信号和所述第一缓冲信号之间的另外一个差，来提供第二输出信号。
35、如权利要求34所述的方法，还包括锁存所述第一和第二输出信号。
36、如权利要求35所述的方法，还包括放大所述第一和第二输出信号。
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