CN1669223A - Pll电路的∑△调制器 - Google Patents

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Abstract

本发明提供一种PLL电路的∑Δ调制器，其生成调制PLL电路的比较分频器的分频比的调制信号。多个串联连接的积分器(9a～9c)累计输入信号F，并在累计值超过规定值时输出溢出信号OF1～OF3。微分器(10a～10f)转发各积分器(9a～9c)的溢出信号OF1～OF3。加法器(51)将从微分器输出的输出信号(a～f)乘以规定系数，并对该乘法值进行加法运算。将加法器(51)的规定系数的绝对值被设定成小于规定值。通过该设定，调制信号的调制宽度减小。

Description

PLL电路的∑Δ调制器
技术领域
本发明涉及一种使用∑Δ调制器的PLL电路。
近年来，在移动电话等移动通信设备中使用的PLL电路要求高集成化、低耗电化，并且要求提高信道切换速度和C/N特性。为了满足这种要求，使用∑Δ调制器的PLL电路正在得到实际应用。并且，在使用∑Δ调制器的PLL电路中，必须进一步提高信道切换速度和C/N特性。
背景技术
作为PLL电路的环路特性的重要特性有信道切换时间和C/N特性。即，必须缩短从任意锁定频率切换为其他锁定频率所需的时间，并且降低输出信号频率中含有的相位噪声。
为了满足这种要求，近年来，把构成PLL环路的比较分频器的分频比设为分数的Fractional-NPLL频率合成器(PLL电路)正在得到实际应用。如下情况是已经公知的：在这种分数分频型PLL电路中，可以提高基准信号的频率，所以有利于改善信道切换时间和C/N特性。
可是，分数分频比通过使整数分频值时间性地变化，获得等效且平均的分数值。即，通过对固定分频值N周期性地进行N+1分频，获得等效的分数分频比。例如，如果是1/8分频，则关于8次分频动作，反复进行7次N分频和1次N+1分频，如果是3/8分频，则关于8次分频动作，反复进行5次N分频和3次N+1分频。
但是，如果用相位比较器比较通过这种分数分频动作所分频的比较信号和基准信号，由于周期性地反复进行N分频和N+1分频，产生周期性的相位误差，其结果是，电压控制振荡器的输出信号产生寄生噪声。
因此，作为防止产生伴随分数分频的寄生噪声的一个装置，提出了图10所示的具有Multi Stage Noise Shaping(MASH)型∑Δ调制器的∑ΔFractional-NPLL频率合成器100。∑Δ调制器是使用于进行分数分频的分频值随机变化，防止产生寄生噪声的一种装置。
在图10中，振荡器1向基准分频器2输出基于石英振子的振荡的固有频率的基准时钟信号。基准分频器2由计时电路构成，根据预先设定的分频比，向相位比较器3输出通过将基准时钟信号分频生成的基准信号fr。
从比较分频器4向相位比较器3输入比较信号fp。并且，相位比较器3向供给泵5输出与基准信号fr和比较信号fp的相位差对应的脉冲信号。
供给泵5根据从相位比较器3输出的脉冲信号，向低通滤波器(LPF)6输出输出信号。
该输出信号的直流成分中含有脉冲成分，该直流成分伴随脉冲信号的频率波动而变化，脉冲成分根据脉冲信号的相位差而变化。
LPF6使供给泵5的输出信号平滑，把去除了高频成分的输出信号作为控制电压输出给电压控制振荡器(VCO)7。
VCO7将具有与控制电压对应的频率的输出信号fvco输出给外部电路，并输出给比较分频器4。
将比较分频器4的分频比设定成根据∑Δ调制器8可以任意变化。
∑Δ调制器8构成为3级调制器，该3级调制器由n比特的积分器(∑)9a～9c、利用触发电路构成的微分器(Δ)10a～10f、和加法器11构成。积分器9a～9c、微分器10a～10f把从比较分频器4输入的比较信号fp用作时钟信号进行动作。
从外部装置(未图示)向积分器9a输入∑Δ调制器8的分子值F。积分器9a根据时钟信号累计输入值F，在该累计值大于分母值(模数值)Q时，输出溢出信号OF1。并且，在溢出后，积分器9用累计值除以分母值Q，再继续进行输入值F的累计。
分母值(模数值)Q以2n进行设定，分子值F相对分母值Q的乘幂数n，以n-1比特的数字信号被输入。积分器9a～9c的分母值Q为相同值例如1024，分子值F为30。
将积分器9a的溢出信号OF1作为输入信号a通过微分器10a、10b提供给加法器11。并且，将积分器9a的累计值X1提供给积分器9b。
积分器9b对输入信号累计值X1进行累计动作，向积分器9c输出其累计值X2。将从积分器9b输出的溢出信号OF2作为输入信号b通过微分器10c提供给加法器11，作为输入信号c通过微分器10c、10d提供给加法器11。
积分器9c对输入信号累计值X2进行累计动作，输出溢出信号OF3。将该溢出信号OF3作为输入信号d提供给加法器11，作为输入信号e通过微分器10e提供给给加法器11，作为输入信号f通过微分器10e、10f提供给加法器11。
微分器10a、10b、10c是为了校正微分器10d、10e、10f按照时钟信号动作而产生的各输入信号a～f的定时偏移而***的。
加法器11根据输入信号a～f进行(+1)a+(+1)b+(-1)c+(+1)d+(-2)e+(+1)f的运算。与各输入信号a～f相乘的系数根据帕斯卡三角形来设定。
图12表示上述的加法器11的运算动作的运算结果(+N除外)。如该图所示，加法器11生成在+4～-3之间任意变化的随机数。
向加法器11输入预先设定的固定分频比N。并且，加法器11将固定分频比N与上述运算结果相加后，输出给比较分频器4。
利用加法器11的这种动作，输入到比较分频器4的分频比相对固定分频比N，例如进行类似N、N+1、N、N-2、N+3、N-1、N-1的随机变化。
这样，在比较分频器4中，根据从加法器11输出的分频比进行平均的分数分频动作。
图11表示与图10所示的∑ΔFractional-NPLL频率合成器等效的电路。
在该等效电路中，∑Δ调制器12的结构与∑Δ调制器8略微不同，该等效电路的其他结构和图10所示的结构相同。在∑Δ调制器12中，积分器(∑)13a～13c的结构和积分器9a～9c相同，根据分子值F的输入进行相同的累计动作。
微分器14a～14e分别用触发电路构成，把从比较分频器4输出的比较信号fp用作时钟信号进行动作。
将积分器13a的溢出信号OF1作为输入信号a通过微分器14a、14b输出给加法器15a。将积分器13b的溢出信号OF2作为输入信号d通过微分器14c提供给加法器15b。
将积分器13c的溢出信号OF3作为输入信号e提供给加法器15b，并作为输入信号f通过微分器14d给加法器15b。
加法器15b进行将输入信号e、d相加、并减去输入信号f输出输出信号b的运算即b＝d+e-f，把该输出信号b输出给加法器15a。
并且，将加法器15b的输出信号b作为输入信号c通过微分器14e提供给加法器15a。
加法器15a进行将输入信号a、b相加，并减去输入信号c的运算即a+b-c，把该运算结果提供给加法器15c。
加法器15c将从外部装置输入的固定分频比N与加法器15a的输出信号相加，把运算值提供给比较分频器4。
因此，该∑Δ调制器12的加法器15a、15b进行(+1)a+(+1)b+(-1)c+(+1)d+(-2)e+(+1)f的加法运算动作。
通过这种动作，从加法器15a输出在+4～-3之间任意变化的随机数。
向加法器15c输入预先设定的固定分频比N。并且，加法器15c将固定分频比N与上述运算结果相加后，输出给比较分频器4。
通过这种动作，输入比较分频器4的分频比相对于固定分频比N，例如进行类似N、N+1、N、N-2、N+3、N-1、N-1的随机变化。
这样，在比较分频器4中，根据从加法器15c输出的分频比进行平均的分数分频动作。
图12表示作为来自图10和图11所示的3级∑Δ调制器8或∑Δ调制器12的调制输出的调制宽度的随机数的示例。并且，图13表示在4级∑Δ调制器中生成的随机数示例。如这两个图所示，随着∑Δ调制器的级数增大，∑Δ调制器的输出信号的振幅增大，比较分频器4的分频比的调制宽度增大。
图14A～图14C分别表示在2级～4级∑Δ调制器生成的随机数示例。
图15B表示使用上述的3级∑Δ调制器的Fractional-NPLL频率合成器100的输出信号的频率波谱，图15A表示使用4级∑Δ调制器的Fractional-NPLL频率合成器的输出信号的频率波谱。
如果增大∑Δ调制器的级数，根据图15A、图15B的比较可知，存在PLL环路的锁定时的噪声电平增大，C/N特性劣化的问题。
另一方面，如果减少级数，则C/N特性提高。但是，存在∑Δ调制不稳定，给输出信号带来不良影响的问题。
发明内容
本发明的目的在于，提供一种不减少级数即可减少比较分频器的调制宽度的∑Δ调制器。
在本发明的第一方式中，提供一种生成调制PLL电路的比较分频器的分频比的调制信号的∑Δ调制器。∑Δ调制器包括加法器，该加法器生成用于调制比较分频器的分频比的随机数作为调制信号。加法器生成使分频比的调制宽度变小的随机数。
在本发明的第二方式中，提供一种生成调制PLL电路的比较分频器的分频比的调制信号的∑Δ调制器。∑Δ调制器包括加法器，该加法器通过按照规定的运算逻辑对输入信号进行加法运算处理，生成用于调制比较分频器的分频比的随机数作为调制信号。规定的运算逻辑被设定成使分频比的调制宽度变小。
在本发明的第三方式中，提供一种生成调制PLL电路的比较分频器的分频比的调制信号的∑Δ调制器。∑Δ调制器包括串联连接的多个积分器，该多个积分器分别累计输入信号，并在累计值超过规定值时输出溢出信号。多个微分器选择性地与多个积分器连接，该多个微分器分别转发对应的积分器的溢出信号。加法器将从多个微分器转发的溢出信号乘以规定系数，对该乘法值进行加法运算，生成所述调制信号。将规定系数被设定成使所述分频比的调制宽度变小。
在本发明的第四方式中，提供一种生成调制PLL电路的比较分频器的分频比的调制信号的∑Δ调制器。∑Δ调制器包括串联连接的多个积分器，该多个积分器分别累计输入信号，并在累计值超过规定值时输出溢出信号。多个微分器选择性地与所述多个积分器连接，该多个微分器分别转发对应的积分器的溢出信号。多个加法器分别将从对应的微分器转发的溢出信号乘以规定系数，对该乘法值进行加法运算。将规定系数设定成使所述分频比的调制宽度变小。
在本发明的第五方式中，提供一种生成调制PLL电路的比较分频器的分频比的调制信号的∑Δ调制器。∑Δ调制器包括：串联连接的N个(N≥4)积分器，其分别累计输入信号，并在累计值超过规定值时输出溢出信号；串联连接的生成运算信号的N个加法器；多个微分器，其分别转发对应的积分器的溢出信号或对应的加法器的运算信号。初级的加法器对以下信号进行加法运算：第N级的积分器的溢出信号；从与第N级的积分器对应的微分器转发的溢出信号；从与第N-1级的积分器对应的微分器转发的溢出信号。从第2级到第N-2级的各个加法器分别对以下信号进行加法运算：前级的加法器的运算信号；从前级的加法器通过微分器转发的运算信号；从与第N-2级到第2级的积分器分别对应的微分器转发的溢出信号。第N-1级的加法器将前级的加法器的运算信号，和从与初级的积分器对应的微分器转发的溢出信号相加，并减去从前级的加法器通过微分器转发的运算信号。第N级的加法器将第N-1级的加法器的运算信号和固定分频比相加，生成所述调制信号。
在本发明的第六方式中，提供一种生成调制PLL电路的比较分频器的分频比的调制信号的∑Δ调制器。∑Δ调制器包括：串联连接的3个积分器，该3个积分器分别累计输入信号，并在累计值超过规定值时输出溢出信号；串联连接的生成运算信号的3个加法器；多个微分器，该多个微分器连接3个积分器和2个加法器，分别转发对应的积分器的溢出信号或对应的加法器的运算信号。第一加法器对以下信号进行加法处理：第一积分器的溢出信号；从与第一积分器对应的微分器转发的溢出信号；从与第二积分器对应的微分器转发的溢出信号。第二加法器将第一加法器的运算信号、和从与第三积分器对应的微分器转发的溢出信号相加，减去从第一加法器通过微分器转发的运算信号。第三加法器将第二加法器的运算信号和固定分频比相加，生成调制信号。
在本发明的第七方式中，提供一种生成调制PLL电路的比较分频器的分频比的调制信号的∑Δ调制器。∑Δ调制器包括：串联连接的4个积分器，该4个积分器分别累计输入信号，并在累计值超过规定值时输出溢出信号；串联连接的生成运算信号的4个加法器；多个微分器，该多个微分器分别转发对应的积分器的溢出信号或对应的加法器的运算信号。第一加法器对以下信号进行加法运算：第一积分器的溢出信号；从与第一积分器对应的微分器转发的溢出信号；从与第二积分器对应的微分器转发的溢出信号。第二加法器对以下信号进行加法运算：第一加法器的运算信号；从第一加法器通过微分器转发的运算信号；从与第三积分器对应的微分器转发的溢出信号。第三加法器将第二加法器的运算信号、和从与第四积分器对应的微分器转发的溢出信号相加，减去从第二加法器通过微分器转发的运算信号。第四加法器将第三加法器的运算信号和固定分频比相加，生成所述调制信号。
附图说明
图1是具有本发明的第一实施方式的3级∑Δ调制器的PLL频率合成器的概略方框图。
图2是表示图1的3级∑Δ调制器的调制输出的调制宽度的示例说明图。
图3是具有本发明的第二实施方式的4级∑Δ调制器的PLL频率合成器的概略方框图。
图4是表示图3的4级∑Δ调制器的调制输出的调制宽度的示例说明图。
图5A是表示一般的帕斯卡三角形的数列的图。
图5B是表示用于求出以往的∑Δ调制器使用的系数的帕斯卡三角形的数列的图。
图5C是表示用于求出本发明的∑Δ调制器使用的系数的帕斯卡三角形的数列的图。
图6是表示用于求出本发明的∑Δ调制器使用的系数的帕斯卡三角形的图。
图7是具有图1的∑Δ调制器的等效电路的PLL频率合成器的概略方框图。
图8是具有图3的∑Δ调制器的等效电路的PLL频率合成器的概略方框图。
图9是包括图1、图3、图7或图8的PLL频率合成器的移动通信装置的概略方框图。
图10是具有以往的∑Δ调制器的PLL频率合成器的概略方框图。
图11是具有图10的∑Δ调制器的等效电路的PLL频率合成器的概略方框图。
图12是表示以往示例的3级∑Δ调制器的调制输出的调制宽度的示例说明图。
图13是表示以往示例的4级∑Δ调制器的调制输出的调制宽度的示例说明图。
图14A是表示2级∑Δ调制器的调制输出的调制宽度的示例说明图。
图14B是表示3级∑Δ调制器的调制输出的调制宽度的示例说明图。
图14C是表示4级∑Δ调制器的调制输出的调制宽度的示例说明图。
图15A是表示具有3级∑Δ调制器的PLL频率合成器的输出信号的频率波谱的说明图。
图15B是表示具有4级∑Δ调制器的PLL频率合成器的输出信号的频率波谱的说明图。
具体实施方式
图1表示本发明的第一实施方式的∑ΔFractional-NPLL频率合成器200。第一实施方式是对图10所示的以往示例的∑Δ调制器8的结构进行了部分变更，对相同结构部分赋予相同符号进行说明。
频率合成器200包括：振荡器1；基准分频器2；相位比较器3；比较分频器4；供给泵5；LPF(低通滤波器)6；电压控制振荡器(VCO)7；和3级∑Δ调制器50。
3级∑Δ调制器50包括3个积分器9a～9c、6个微分器10a～10f和加法器51。并且，积分器9a～9c和微分器10a～10f的动作与图10所示的以往示例相同，向加法器51输入输入信号a～f。
加法器51根据输入信号a～f，进行(+1)a+(+1)b+(-1)c+(+1)d+(-1)f的运算。与各输入信号a～f相乘的系数，根据图5C所示的变形帕斯卡三角形进行设定。
加法器51是根据上述的运算公式的输入，利用自动进行逻辑合成的公知的自动逻辑合成装置进行设计的。
加法器51将上述运算结果与从外部装置(未图示)输入的固定分频比N相加，把其运算值输出给比较分频比4。即，从加法器51输出在N+2～N-2之间任意变化的随机数。
即，为了减少以往示例的加法运算动作的调制宽度，可以减小与各输入信号a～f相乘的系数，由此在第一实施方式中，可以不使用输入信号e的系数(-2)。即，在本发明中，使用比较小的系数(+1、-1)。换言之，在本发明中，系数的绝对值被设定成小于“2”。
图2表示从这种∑Δ调制器50的加法器51输出的随机数示例。如图2所示，从加法器51输出的随机数在N-2～N+2的范围内变化，相对图10所示的以往的3级∑Δ调制器8，振幅被缩小。
根据加法器51的这种动作，输入到比较分频器4的分频比相对固定分频比N随机变化，但其振幅与图12所示的以往示例相比被缩小。
并且，在比较分频器4中，根据从加法器51输出的而且随机变化的分频比，进行平均的分数分频动作。
图3表示本发明的第二实施方式的∑ΔFractional-NPLL频率合成器300。频率合成器300包括∑Δ调制器60。∑Δ调制器60是4级∑Δ调制器，相对图1的3级∑Δ调制器50追加了1个积分器9d和6个微分器10g～10l，改变了加法器61的运算逻辑。
即，从积分器9a输出的溢出信号OF1通过微分器10g输入微分器10a，从积分器9b输出的溢出信号OF2通过微分器10h输入微分器10c。从积分器9c输出的溢出信号OF3通过微分器10i输入微分器10e。
将积分器9c的累计值X3提供给积分器9d。将积分器9d的溢出信号OF4作为输入信号g输入加法器61，并输入微分器10j。将微分器10j的输出信号作为输入信号h输入加法器61，并输入微分器10k。将微分器10k的输出信号作为输入信号i输入加法器61，并且输入微分器10l。将微分器10l的输出信号作为输入信号j输入加法器61。
加法器61根据输入信号a～j进行(+1)a+(+1)b+(-1)c+(+1)d+(-1)f+(+1)g+(+1)h+(-1)i+(-1)j的运算。与各输入信号a～j相乘的系数，根据变形帕斯卡三角形进行设定。根据这种动作，从加法器61输出在N+4～N-3之间任意变化的随机数。
顺便说一下，对应于该4级∑Δ调制器的以往示例的加法器，进行(+1)a+(+1)b+(-1)c+(+1)d+(-2)e+(+1)f(+1)g+(-3)h+(+3)i+(-1)j的运算。
即，为了减少以往示例的加法运算动作的调制宽度，可以减小与各输入信号a～j相乘的系数，由此在第二实施方式中，不使用输入信号e的系数(-2)、输入信号h的系数(-3)和输入信号i的系数(+3)，把输入信号f的系数设为(-1)，把输入信号h的系数设为(+1)，把输入信号i的系数设为(-1)。即，在本发明中，将各系数的绝对值设定成小于“2”。
另外，图4表示作为从图3的∑Δ调制器60输出的运算值的随机数。图4的随机数与从图13的以往示例的4级∑Δ调制器输出的随机数相比，振幅变小。
此处，说明在加法器51和61中设定的求出系数的帕斯卡三角形。
一般的帕斯卡三角形作为图5A所示的数列被求出。具体是设定第1行的开始条件，第2行以后的值g(x)由前一行的值f(x)利用下述公式进行有规律的运算。
g(x)＝A·f(x-1)+B·f(x)+C·f(x+1)
图5A所示的数列是通过把开始条件设为A＝C＝1、B＝0、并且在图6中设为n＝1、(n-6)～(n+6)＝0而求出的。另外，图6表示本发明的帕斯卡三角形。
图5B所示的数列表示图10所示的以往的加法器11中用于求出系数的帕斯卡三角形。该数列是通过把开始条件设为A＝-1、B＝0、C＝1，并且设为n＝1、(n-6)～(n+6)＝0而求出的。
并且，在3级加法器中，该数列(1、1、-1、1、-2、1)被用作各输入信号a～f的系数。另外，在4级加法器中，该数列(1、1、-1、1、-2、1、1、-3、3、-1)被用作各输入信号a～j的系数。
图5C所示的数列表示图1的第一实施方式的加法器51和图3的第二实施方式的加法器61中用于求出系数的帕斯卡三角形。该数列是通过把开始条件设为A＝C＝1、B＝0、n＝1、n+2＝-2、n+4＝2、n+6＝-2、其他设为0而求出的。
并且，在3级加法器51中，该数列(1、1、-1、1、0、-1)被用作各输入信号a～f的系数。另外，在4级加法器61中，数列(1、1、-1、1、0、-1、1、1、-1、-1)被用作各输入信号a～j的系数。
图7表示具有与图1的∑Δ调制器50等效的∑Δ调制器21a的本发明的第一实施方式的∑ΔFractional-NPLL频率合成器200。∑Δ调制器21a是对图11所示的以往示例的∑Δ调制器12的部分结构进行了变更。对与图11所示的结构相同的结构赋予相同符号进行说明。频率合成器200包括：振荡器1、基准分频器2、相位比较器3、比较分频器4、供给泵5、LPF(低通滤波器)6、电压控制振荡器(VCO)7、和3级∑Δ调制器21a。
∑Δ调制器21a包括3个积分器13a～13c、5个微分器14a～14e和3个加法器15a、15c、15d。
加法器15d进行将输入信号e、d、f相加的运算(b＝d+e+f)，将表示运算结果的输入信号b输出给加法器15a。加法器15a进行将输入信号a、b相加、减去输入信号c的运算(a+b-c)，将表示运算结果的输出信号输出给加法器15c。加法器15c将从外部装置(未图示)输入的规定的固定分频比N与加法器15a的输出信号相加，将运算值输出给比较分频器4。
因此，加法器15a、15c、15d进行(+1)a+(+1)b+(-1)c+(+1)d+(-1)f的加法运算动作。
图8表示具有与图3的∑Δ调制器60等效的4级∑Δ调制器21b的本发明的第二实施方式的∑ΔFractional-NPLL频率合成器300。4级∑Δ调制器21b包括：4个积分器13a～13d；9个微分器14a～14i；4个加法器15a～15c、15d。
将从积分器13a输出的溢出信号OF1作为输入信号a通过微分器14a、14b、14f提供给加法器15a。将从积分器13b输出的溢出信号OF2作为输入信号d通过微分器14c、14g提供给加法器15b。
将从积分器13c输出的溢出信号OF3作为输入信号h通过微分器14h提供给加法器15d。将从积分器13d输出的溢出信号OF4作为输入信号i提供给加法器15d。
并且，将溢出信号OF4作为输入信号j通过微分器14i提供给加法器15d。
加法器1 5d进行将输入信号h、i、j相加的运算(f＝h+i+j)，将表示该运算结果的输入信号f提供给微分器14d和加法器15b。将微分器14d的输出信号作为输入信号g提供给加法器15b。加法器15b进行将输入信号d、f、g相加的运算(b＝d+f+g)，将表示该运算结果的输入信号b提供给加法器15a和微分器14e。加法器15a进行将输入信号a、b相加、减去输入信号c的运算(a+b-c)，将表示该运算结果的信号提供给加法器15c。
因此，加法器15a、15b、15d进行(+1)a+(+1)b+(-1)c+(+1)d+(-1)f+(+1)g+(+1)h+(-1)i+(-1)j的加法运算动作。在比较分频器4中对规定的固定分频比N，根据从加法器15c输出的运算值调制分频比，结果，进行分数分频动作。
另外，在以往示例的4级∑Δ调制器中进行如下动作：在加法器15b中减去微分器14d的输出信号，在加法器15d中减去微分器14i的输出信号。
∑ΔFractional-NPLL频率合成器200或300可用于图9所示的移动通信***400。
移动通信***400包括基站22和汽车电话或移动电话等移动站23。在基站22和移动站23之间，通过经由天线24a、24b的无线线路进行收发。
基站22使通话电路25通过通信线路26连接到普通电话网。通过通信线路26发送至基站22的声音信号V，通过通话电路25和声音控制电路27传递给发送电路28。
从PLL电路29a向发送电路28提供具有规定频率的无线载波R1。并且，发送电路28使用无线载波R1以规定方式调制声音信号V，通过分配器30和天线24a向无线线路发送调制信号。
PLL电路29a由图1或图7的∑ΔFractional-NPLL频率合成器200、或图3或图8的∑ΔFractional-NPLL频率合成器300构成。
控制电路40控制通话电路25、发送电路28、PLL电路29a和接收电路38。
在移动站23，接收电路32通过天线24b和分配器31接收从无线线路到达的调制信号。
接收电路32使用由PLL电路29b提供的无线载波R1进行调制信号的解调处理，并生成声音信号V。声音控制电路33从接收电路32接受声音信号V，并输出给受话器34。
PLL电路29b由∑ΔFractional-NPLL频率合成器200或300构成。
控制电路41控制发送电路37、PLL电路29b、接收电路32。并且，控制电路41根据来自数字按钮42、功能键(KEY)43的输入信号控制各个电路，驱动显示装置(LED)44。
从移动站23的送话器35输入的声音信号V，通过声音控制电路36传递给发送电路37。发送电路37使用由PLL电路29b供给的无线载波R2，以规定的调制方式调制声音信号V，并通过分配器31和天线24b向无线线路发送调制信号。
在基站22，通过天线24a和分配器30在接收电路38接收从无线线路到达的调制信号。接收电路38使用由PLL电路29a提供的无线载波R2进行调制信号的解调处理，并生成声音信号V。声音控制电路39从接收电路38接收声音信号V，并通过通话电路25输出给通信线路26。
这样，在移动站23和基站22之间进行收发，可以在移动站23和通过普通电话网的其他移动站之间进行通话。
在第一和第二实施方式的∑ΔFractional-NPLL频率合成器200和300、以及使用∑ΔFractional-NPLL频率合成器200和300的PLL电路29a、29b和移动通信***400中，可以获得以下所示的作用效果。
(1)根据∑Δ调制器50、60、21a、21b的输出信号，可以在比较分频器4中进行分数分频动作。因此，可以使基准信号fr高频化，所以能够实现信道切换速度即PLL电路的输出信号fvco的锁定速度的高速化和C/N特性的提高。
(2)可以增大∑Δ调制器50、60、21a、21b的级数，同时可以缩小∑Δ调制器的运算值即随机数的振幅。结果，可以缩小比较分频器4的调制宽度，减少PLL电路的输出信号fvco噪声电平，提高C/N特性。
(3)可以增大∑Δ调制器50、60、21a、21b的级数，稳定PLL电路的输出信号的噪声电平。
另外，本发明不仅限于3级和4级∑Δ调制器，也可适用于5级或5级以上的∑Δ调制器。
并且，本发明的∑ΔFractional-NPLL频率合成器200或300，也可以用于基站22的PLL电路29a或移动站23的PLL电路29c的任意一方。

Claims (18)

1.一种∑Δ调制器，生成调制PLL电路的比较分频器的分频比的调制信号，其特征在于，
包括加法器，该加法器生成用于调制所述比较分频器的分频比的随机数作为所述调制信号，
所述加法器生成使分频比的调制宽度变小的所述随机数。
2.一种∑Δ调制器，生成调制PLL电路的比较分频器的分频比的调制信号，其特征在于，
包括加法器，该加法器通过按照规定的运算逻辑进行输入信号的加法运算处理，生成用于调制所述比较分频器的分频比的随机数作为所述调制信号，
所述规定的运算逻辑被设定成使分频比的调制宽度变小。
3.一种∑Δ调制器，生成调制PLL电路的比较分频器的分频比的调制信号，其特征在于，包括：
串联连接的多个积分器，该多个微分器分别累计输入信号，并在累计值超过规定值时输出溢出信号；
多个微分器，其选择性地与所述多个积分器连接，分别转发对应的积分器的溢出信号；
加法器，其将从多个微分器转发的溢出信号乘以规定系数，并对该乘法值进行加法运算，生成所述调制信号，
所述规定系数被设定成使所述分频比的调制宽度变小。
4.根据权利要求3所述的∑Δ调制器，其特征在于，将所述规定系数的绝对值设定成小于规定值。
5.根据权利要求4所述的∑Δ调制器，其特征在于，∑Δ调制器是具有3个积分器的3级∑Δ调制器，规定值是2。
6.根据权利要求4所述的∑Δ调制器，其特征在于，∑Δ调制器是具有4个积分器的4级∑Δ调制器，规定值是4。
7.一种∑Δ调制器，生成调制PLL电路的比较分频器的分频比的调制信号，其特征在于，包括：
串联连接的多个积分器，其分别累计输入信号，并在累计值超过规定值时输出溢出信号；
多个微分器，其选择性地与所述多个积分器连接，分别转发对应的积分器的溢出信号；
多个加法器，其分别将从对应的微分器转发的溢出信号乘以规定系数，并对该乘法值进行加法运算，生成所述调制信号，
所述规定系数被设定成使所述分频比的调制宽度变小。
8.根据权利要求7所述的∑Δ调制器，其特征在于，将所述规定系数的绝对值设定成小于规定值。
9.根据权利要求8所述的∑Δ调制器，其特征在于，∑Δ调制器是具有3个积分器的3级∑Δ调制器，规定值是2。
10.根据权利要求8所述的∑Δ调制器，其特征在于，∑Δ调制器是具有4个积分器的4级∑Δ调制器，规定值是4。
11.一种∑Δ调制器，生成调制PLL电路的比较分频器的分频比的调制信号，其特征在于，包括：
串联连接的N个积分器，其分别累计输入信号，并在累计值超过规定值时输出溢出信号，其中N≥4；
串联连接的生成运算信号的N个加法器；
多个微分器，其分别转发对应的积分器的溢出信号或对应的加法器的运算信号，
所述N个加法器由以下加法器构成：
初级加法器，其对以下信号进行加法运算：第N级的积分器的溢出信号、从与第N级的积分器对应的微分器转发的溢出信号、从与第N-1级的积分器对应的微分器转发的溢出信号；
从第2级到第N-2级的加法器，其对以下信号进行加法运算：前级的加法器的运算信号、从前级的加法器通过微分器转发的运算信号、从与第N-2级到第2级的各个积分器对应的微分器转发的溢出信号；
第N-1级的加法器，其将前级的加法器的运算信号、和从与初级积分器对应的微分器转发的溢出信号相加，并减去从前级的加法器通过微分器转发的运算信号；
第N级的加法器，其将第N-1级的加法器的运算信号和固定分频比相加，生成所述调制信号。
12.一种∑Δ调制器，生成调制PLL电路的比较分频器的分频比的调制信号，其特征在于，包括：
串联连接的3个积分器，其分别累计输入信号，并在累计值超过规定值时输出溢出信号；
串联连接的生成运算信号的3个加法器；
多个微分器，其与3个积分器和2个加法器连接，分别转发对应的积分器的溢出信号或对应的加法器的运算信号，
所述3个加法器由以下加法器构成：
第一加法器，对以下信号进行加法运算：第一积分器的溢出信号、从与第一积分器对应的微分器转发的溢出信号、从与第二积分器对应的微分器转发的溢出信号；
第二加法器，其将第一加法器的运算信号、和从与第三积分器对应的微分器转发的溢出信号相加，减去从第一加法器通过微分器转发的运算信号；
第三加法器，其将第二加法器的运算信号和固定分频比相加，生成所述调制信号。
13.一种∑Δ调制器，生成调制PLL电路的比较分频器的分频比的调制信号，其特征在于，包括：
串联连接的4个积分器，其分别累计输入信号，并在累计值超过规定值时输出溢出信号；
串联连接的生成运算信号的4个加法器；
多个微分器，其分别转发对应的积分器的溢出信号或对应的加法器的运算信号，
所述4个加法器由以下加法器构成：
第一加法器，其对以下信号进行加法运算：第一积分器的溢出信号、从与第一积分器对应的微分器转发的溢出信号、从与第二积分器对应的微分器转发的溢出信号；
第二加法器，其对以下信号进行加法运算：第一加法器的运算信号、从第一加法器通过微分器转发的运算信号、从与第三积分器对应的微分器转发的溢出信号；
第三加法器，其将第二加法器的运算信号、和从与第四积分器对应的微分器转发的溢出信号相加，减去从第二加法器通过微分器转发的运算信号；
第四加法器，其将加算第三加法器的运算信号和固定分频比相加，生成所述调制信号。
14.一种PLL电路，其特征在于，具有：
权利要求1～13中任意一项所述的∑Δ调制器；
比较分频器，其与∑Δ调制器连接，按照∑Δ调制器的调制信号进行分数分频动作。
15.一种Fractional-NPLL频率合成器，其特征在于，具有：
权利要求1～13中任意一项所述的∑Δ调制器；
比较分频器，其与∑Δ调制器连接，按照∑Δ调制器的调制信号进行分数分频动作，生成比较信号；
生成基准信号的基准分频器；
相位比较器，其与所述比较分频器和所述基准分频器连接，比较所述基准信号和所述比较信号，生成相位比较信号。
16.一种在与移动站之间进行无线通信的移动通信***的基站，其特征在于，具有：
发送电路，其使用无线载波信号，对发给移动站的发送信号进行调制，生成调制发送信号；
接收电路，其使用所述无线载波信号，对来自移动站的调制接收信号进行解调，生成接收信号；
PLL电路，其与发送电路和接收电路连接，生成所述无线载波信号，
PLL电路包括Fractional-NPLL频率合成器，频率合成器包括：
权利要求1～13中任意一项所述的∑Δ调制器；
比较分频器，其与∑Δ调制器连接，接受无线载波信号，按照∑Δ调制器的调制信号进行分数分频动作，生成比较信号；
生成基准信号的基准分频器；
相位比较器，其与所述比较分频器和所述基准分频器连接，比较所述基准信号和所述比较信号，生成相位比较信号。
17.一种在与基站之间进行无线通信的移动通信***的移动站，其特征在于，具有：
发送电路，其使用无线载波信号，对发给基站的发送信号进行调制，生成调制发送信号；
接收电路，其使用所述无线载波信号，对来自基站的调制接收信号进行解调，生成接收信号；
PLL电路，其与发送电路和接收电路连接，生成所述无线载波信号，
PLL电路包括Fractional-NPLL频率合成器，频率合成器包括：
权利要求1～13中任意一项所述的∑Δ调制器；
比较分频器，其与∑Δ调制器连接，接受无线载波信号，按照∑Δ调制器的调制信号进行分数分频动作，生成比较信号；
生成基准信号的基准分频器；
相位比较器，其与所述比较分频器和所述基准分频器连接，比较所述基准信号和所述比较信号，生成相位比较信号。
18.一种移动通信***，其特征在于，具有：
基站；
可以与基站进行无线通信的移动站，
基站和移动站的至少一方包括Fractional-NPLL频率合成器，频率合成器包括：
权利要求1～13中任意一项所述的∑Δ调制器；
比较分频器，其与∑Δ调制器连接，按照∑Δ调制器的调制信号进行分数分频动作，生成比较信号；
生成基准信号的基准分频器；
相位比较器，其与所述比较分频器和所述基准分频器连接，比较所述基准信号和所述比较信号，生成相位比较信号。
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