CN1605127A - 具有表面击穿保护的低压穿通双向瞬态电压抑制器件及其制造方法 - Google Patents

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Abstract

提供了一种双向瞬态电压抑制器件。该器件包括：p+型导电性的下半导体层(14)；p+型导电性的上半导体层(18)；n型导电性的中间半导体层(16)，与上和下层邻接并设置在两者之间由此形成上和下p－n结；台面沟槽(23)，延伸穿过上层、穿过中间层并穿过下层的至少一部分，由此台面沟槽(23)定义了器件的有源区；以及氧化层(19)，至少覆盖对应于上和下结的台面沟槽(23)的那部分侧壁，由此在侧壁处上和下结之间的距离增加。中间层(16)的净掺杂浓度在上和下p－n结之间的距离上的积分。也提供了这种器件的制造方法，包括：提供p++型半导体衬底(12)；在衬底上外延地淀积p+型导电性的下半导体层(14)；在下层上外延地淀积n型导电性的中间半导体层(16)，由此下层和上层形成下p－n结；在中间层(16)上外延地淀积p+型导电性的上半导体层(18)；加热衬底(12)、下外延层(14)、中间外延层(16)以及上外延层(18)；蚀刻出台面沟槽(23)延伸穿过上层(18)、穿过中间层(16)并穿过至少部分下层(14)，由此台面沟槽定义出器件的有源区；以及在至少对应于上和下结的台面沟槽(23)的那部分侧壁热生长氧化层(19)，增加了侧壁处上和下结之间的距离。

Description

具有表面击穿保护的低压穿通双向瞬态 电压抑制器件及其制造方法
技术领域
本发明涉及半导体器件。更具体地，本发明涉及具有防止表面击穿的有效保护的低压穿通双向瞬态电压抑制器件。
背景技术
设计工作在低电源电压的电子电路在电子工业中很常见。朝减小电路工作电压发展的趋势要求电路能承受的最大电压相应减小同时不会带来损伤。这样的损伤由静电放电引起的过压状态、感性耦合的尖峰或其它瞬变状态产生。因此，目前需要具有例如电压3-6伏范围内的低击穿电压的瞬态电压抑制器件。
一种用于过压保护的常规器件为反向偏置的p+n+齐纳二极管。这些器件在较高的电压下工作良好，但在低击穿电压下就会遇到麻烦，具体地为高漏电流和高电容。例如，随着击穿电压从12伏减小到6.8伏，这些器件的漏电流从约1μA显著增加到约1mA。
针对这些问题，现已开发了低电压穿通瞬态电压抑制器。具体地，从属于Semtech Corporation的U.S.专利No.5,880,511中可以看出，其全部公开内容在这里作为参考引入，介绍了包括n+p-p+n+穿通二极管的瞬态电压抑制器件。这种器件具有低击穿电压，同时具有的漏电流和电容特性优越于某些现有技术的瞬态电压抑制器的特性。相反，例如，齐纳二极管基于雪崩击穿(即，通过碰撞电离导致载流子倍增引起的击穿)提供过压保护，这种器件提供的过压保护是穿通的结果。(参考一个晶体管可以容易地图示穿通。对于一个晶体管，当耗尽区和晶体管的基底一样宽时发生穿通。通常，在低于集电极结的雪崩击穿电压的电压下晶体管的集电极结的耗尽区达到基极层另一侧上的发射极结的双极晶体管中发生穿通。U.S.专利No.5,880,511的n+p-p+n+器件也声称优越于其它的瞬态电压抑制器件，特别是据说高电流下夹断特性差的n+pn+均匀(uniform)基极穿通器件。不幸的是，如U.S.专利No.5,880,511中介绍的这些n+p-p+n+器件具有不对称的电流-电压特性。由此，为了制成双向瞬态电压抑制器，Semtech提出了一种电路，其中两个瞬态电压抑制器反向平行。显然，这种布局由于需要不只一个器件以获得预定的功能增加了费用。
发明内容
根据本发明的一个实施例，提供一种双向瞬态电压抑制器件。该器件包括：(a)p型导电性的下半导体层；(b)p型导电性的上半导体层；(c)n型导电性的中间半导体层，与上和下层邻接并设置在两者之间由此形成上和下p-n结；(d)台面沟槽，延伸穿过上层、穿过中间层并穿过下层的至少一部分，由此台面沟槽定义了器件的有源区；以及(e)氧化层，至少覆盖对应于上和下结的台面沟槽的那部分侧壁，由此在侧壁处上和下结之间的距离增加。中间层的净掺杂浓度在上和下p-n结之间的距离上的积分使得发生击穿时发生的是穿通击穿而不是雪崩击穿。例如，积分优选从2×1012到1×1013cm-2的范围。
优选，该器件的上和下层具有比中间层高的最高净掺杂浓度。更优选，中间层具有的净掺杂浓度在结之间的中间点处最高，在所述中间层、所述下层、所述上层，沿垂直于所述下、中和上层的掺杂轮廓使得所述中间层的中心平面一侧上的掺杂轮廓与所述中心平面的另一侧上的掺杂轮廓对称。
双向瞬态电压抑制器件优选包括p++半导体衬底、与p++衬底邻接的第一p+外延层、与第一p+外延层邻接的n外延层以及与n外延层邻接的第二p+外延层。此外，下和上p+外延层的每一个的最高净掺杂浓度优选为n外延层的最高净掺杂浓度的5到20倍。
器件优选为硅器件，优选通过硼掺杂剂提供p型导电性，优选通过磷掺杂剂提供n型导电性。氧化层优选为热生长的氧化层，更优选在湿条件下热生长。
根据本发明的另一实施例，提供一种双向瞬态电压抑制器件的形成方法。方法包括：(a)提供p型半导体衬底；(b)在衬底上外延地淀积p型导电性的下半导体层；(c)在下层上外延地淀积n型导电性的中间半导体层，由此下层和中间层形成下p-n结；(d)在中间层上外延地淀积p型导电性的上半导体层，由此中间层和上层形成上p-n结；(e)加热衬底、下外延层、中间外延层以及上外延层；(f)蚀刻出台面沟槽延伸穿过上层、穿过中间层并穿过至少部分下层，由此台面沟槽定义出器件的有源区；以及(g)在至少对应于上和下结的台面沟槽的那部分侧壁热生长氧化层，增加了侧壁处上和下结之间的距离。进行以上步骤以使中间层的净掺杂浓度在上和下p-n结之间的距离上的积分使得发生击穿时发生的是穿通击穿而不是雪崩击穿。
半导体优选为硅衬底，优选通过硼掺杂剂提供p型导电性，优选通过磷掺杂剂提供n型导电性。形成氧化层的步骤优选为湿热生长步骤。在一些例子中，形成氧化层之后，对器件进行补偿扩散步骤。
本发明的一个优点为提供一种具有低漏电流的低压穿通双向瞬态电压抑制器。
本发明的另一个优点为提供一种低压穿通双向瞬态电压抑制器，与具有相同击穿电压的齐纳瞬态电压抑制器件相比具有较低的电容。
本发明的另一个优点为提供一种具有对称电流-电压特性的低压穿通双向瞬态电压抑制器。这与例如U.S.专利No.5,880,511中介绍的n+p-p+n+器件相反。
本发明的另一个优点为提供一种在高电流下具有可接受的夹断特性的低压穿通双向瞬态电压抑制器。更具体地，如上所述，U.S.专利No.5,880,511声称n+pn+均匀基极穿通器件在高电流下夹断特性差。具有均匀载流子的基极的确存在处于低于大多数其它结构的温度下变成本征的危险。例如在与结毗连的区域在几毫秒内升高几百℃的功率剧变期间，高温保护很重要。具有重掺杂部分和低掺杂部分的基极工作高于具有中等掺杂浓度的均匀掺杂的基极，是由于在较高温度下重掺杂部分将变得本征。一种措施是将重掺杂部分设置在基极的一侧，如U.S.专利No.5,880,511中提出的。然而，本发明的器件采取了另一措施，将重掺杂部分设置在基极中心。以此方式，本发明的器件不会影响电流-电压对称性，同时能够提供具有的最高掺杂浓度高于均匀基极器件中最高掺杂浓度(因此本征温度也更高)的基极。
虽然在本发明的优选实施例中用单外延层可以获得具有这些特性的基极，但是也可以有其它选择。例如，可以预料含有三个外延子层的基极，每一个含有均匀的浓度。例如这种器件的中心基极子层可以占据近似10％的总的基极宽度，并且为外部基极子层浓度的十倍，能够等分其余的基极宽度。
本发明的另一优点为提供了低压双向瞬态电压抑制器，防止表面击穿。在本发明的穿通器件中，这意味着确保了耗尽层在本体内达到相对结之前在表面处没有达到相对结。
从下面的公开和权利要求书中，本发明的这些和其它实施例和优点对于本领域中技术人员来说变得更显而易见。
附图说明
图1为根据本发明的一个实施例低压双向瞬态电压抑制器件的三层外延结构的剖面图(没有按比例)。
图2为根据形成台面结构之后的图1的三层外延结构的剖面图(没有按比例)。
图3为生长外延层之后根据本发明的结构厚度与受主(硼)浓度(用菱形表示)和净施主浓度(用方块表示)的函数关系曲线图。
图4为图3一部分的展开图(水平比例放大10倍)。在图4中，受主(硼)浓度用菱形表示，施主(磷)浓度由方块表示，净施主(施主-受主)用三角形表示。
图5示出了扩散一定量的硼和磷原子之后图4器件的厚度与受主(硼)浓度(用菱形表示)、施主(磷)浓度(由方块表示)以及净施主浓度(用三角形表示)的函数关系曲线图。
图6类似于图2为根据本发明的一个实施例三层外延结构的剖面图(没有按比例)，但提供了氧化硅侧壁。
图7为图6的区域A的展开图(没有按比例)，示出了相互背离的结曲线。
图8A-8C为根据本发明的一个实施例制造具有氧化硅侧壁的三层外延器件的制造工艺的剖面图(没有按比例)。
图9A和9B本发明的双向瞬态电压抑制器件(曲线b)和可商用的双向瞬态电压抑制器件(曲线a)的双向击穿特性的电流-电压描绘图。在图9A中，电流刻度为2mA/格。在图9B中，垂直(电流)刻度扩大到200μA/格。
具体实施方式
本领域中的技术人员将能实现下面仅为图示而不是限定的说明。对于技术人员来说本发明的其它实施例将容易理解。
参考图1，用剖面图示意性地示出了根据本发明的p++p+np+三层外延穿通双向瞬态电压抑制器10。本发明的器件形成在p++半导体衬底12上。在该p++衬底上，优选在一个连续的工序中外延地生长三个区。第一外延p+区14初始形成在p++区12的上表面上。外延n区16然后形成在p+区14的上表面上，第二外延p+区18形成在n区16的上表面上。p++欧姆接触(未示出)通常提供在p+区18的上表面上。这种器件含有两个结：(1)形成在外延生长的p+区14和外延生长的n区16的界面处的结，以及(2)形成在外延生长的n区16和外延生长的p+区18的界面处的结。
如图2所示，图1的双向瞬态电压抑制器10通常提供有用于终止结的台面结构。
图1和2所示那样的结构由于几个原因很有利。首先，由于外延层可以在一个连续的工艺中由相同的原材料生长而成，与如果第一p+层由形式上具有相同电阻率p+衬底代替的情况相比，n层两侧上的p+电阻率可以更高的精度匹配。由此，对于三层外延设计，两个结都可以建立更加对称的击穿电压。如下面将介绍的，对于这种器件实验结果证明击穿电压很对称，在1.0mA处正向和反向击穿电压之间测量到小于2％的差异。相反，应该注意U.S.专利No.5,880,511的n+p-p+n+器件的p-n结不具有基极和周围区域的这种对称，由此器件具有不对称的击穿电压。
结合本发明也可以预料n++n+pn+三层外延穿通双向瞬态电压抑制器。然而，由于下面的原因pnp型器件优越于npn型器件：(1)在高于具有相同掺杂浓度的p基极观察到的温度下，n基极具有与温度成函数关系的最大电阻率。由此，在采用n基极比采用p基极高的温度下设置形成热点。(2)pnp型器件的n基极外的p层可以掺杂得重于npn型器件的p基极外的n层，同时具有相同的分布电阻。(3)如下面更详细讨论的，具有生长的氧化物的表面钝化仅适用于pnp型瞬态电压抑制器件，而不适用于npn型器件。
再次参考图2，与底部生长的p+区14相关的击穿电压通常大于(通常大于约2％)与上部生长的p+区18相关的击穿电压，主要是由于n区16生长期间发生从p+区14到n区16内的扩散。因此，如果需要，可以调节p+区18的掺杂级别以补偿该效应。例如，该掺杂级别可以减小约2％以获得与两个p层相关的击穿电压之间相对良好的匹配。
一般来说，要获得需要的结果，进一步处理期间每批的热处理应保持固定。例如，在高温下进一步的扩散导致n区16的宽度减小并且穿通击穿降低。因此，对于可再现的大规模生产工艺，与标准二极管相关的扩散量相比，扩散量在较小的容差内保持不变。
如上所述，碰撞电离导致载流子倍增引起雪崩击穿。另一方面，由本发明的器件的一个结的耗尽区达到相对的正向偏置结引起穿通。对于给定的击穿电压，通常与穿通相关的耗尽区比雪崩击穿相关的耗尽区宽。在这种条件下，与雪崩击穿相比，穿通期望具有较小的电容、较少的隧穿以及因此具有较小的漏电流。由此，对于本发明的目的，重要的是提供一种p-n结的理论雪崩击穿电压(此时，第二p区用n++区代替时的雪崩击穿电压)大于发生穿通时的电压的器件。
6.8伏的雪崩击穿电压通常与约0.2微米厚度的耗尽层相关。此外，0.4微米厚度的耗尽层与约12伏的雪崩击穿电压相关，同样与低漏电流相关。使用这种厚度作为标准，根据本发明的一个优选实施例，n外延区优选在厚度上约0.4微米或者大于约0.4微米。(如果这不可能，例如对于约2V的很低电压，在这种条件下宽度应该尽可能地大。)该区域的电阻率优选约0.3到0.08ohm-cm。选择条件以便雪崩击穿电压大于穿通击穿电压。因此，避免了雪崩击穿。
由于对于较厚的层外延生长更容易再现，因此n外延层16优选生长到大于以上讨论的厚度，更优选1-4微米，最优选约2微米。在后续处理期间扩散(开始于第二p+区18的外延生长之后继续进行随后的处理)将缩小外延层16的n区的厚度，并降低了p-n结两侧上的掺杂(例如，与下面讨论的图4和5相比)。如果需要，热处理的最后阶段之后可以测试晶片。如果击穿电压太高，那么晶片返回到高温环境进行再次扩散。扩散之后n区宽度优选为0.2到1.5微米，更优选约0.4微米。在外延生长期间，n区通常掺杂到约2×1016到约2×1017atoms/cm3。通常，优选n区的净掺杂浓度乘以它的厚度的积，更优选扩散后净掺杂浓度与厚度的积分，在2×1012到约1×1013atoms/cm2的数量级。
要确保p型掺杂剂从p+区14，18扩散到n区16内，产生较窄的n区16，p+层掺杂到比n区16高的级别。对于具体的例子，应该注意硼(p型掺杂剂)和磷(n型掺杂剂)具有同等的扩散能力。因此，相对于磷较高的硼浓度将导致n区16变窄，反之亦然。由于处理期间掺杂级别变化，要确保n区16可再现地变窄，p+区14，18的掺杂级别优选比n区16的掺杂级别高约10倍。
另一方面，由于p+区14，18提供了分布电阻，将阻止局部化的电流浓度，防止或者至少延迟形成热点，p+区14，18的电阻率不应该太低(并且因此掺杂浓度不应该太高)。由此优选选择掺杂剂浓度以提供从约0.02到0.2ohm-cm范围的p+区电阻率。通常，这对应于外延生长期间从2×1017到约2×1018atoms/cm3的掺杂级别。可以调节两个p+区的厚度以提供需要的总电阻。通常的厚度为10到50微米。
图3为根据外延生长之后本发明的较早测试对于三个外延层p++p+np+器件硼(受主)和磷(施主)浓度与厚度的函数关系的计算机模拟曲线。建立优选数量之前进行该较早测试，所以在该图中n和p+层的浓度比目前优选结构的浓度低。尽管如此这些数量足以形成工作的器件。p++区在图的右手侧。p++区中的最大受主浓度为2×1019cm-3，p+区中的最大受主浓度为2×1016cm-3，n区中的最大施主浓度为2×1015cm-3。图4表示在n区的附近图3的曲线放大并示出了磷(施主)浓度、硼(受主)浓度以及净施主(施主减受主)浓度。图5示出了扩散后的相同区域。应该注意基区(即，具有净施主浓度的区域)尺寸从约2微米减小到约1.6微米。此外，扩散之前与具有净施主浓度的基区相邻的区域显示具有扩散之后的净受主浓度，扩散之后的净受主浓度大于扩散之前的净施主浓度。
如果没有采取保护步骤，在本体中穿通之前在台面壕(moat)侧壁中硅表面处会发生穿通(表面击穿)。还没有1微米宽的环的该“表面”具有的面积的数量级小于器件本体面积的数量级。表面穿通导致在表面区中大量散热，导致由于形成热点在低能量下器件毁坏。
整个公开内容在这里作为参考引入的U.S.专利No.4,980,315介绍了一种工艺，其中具有较高浓度的n层扩散到具有较低浓度的p晶片内。接下来，蚀刻晶片产生多个台面半导体结构，每个具有与台面结构的侧壁交叉的p-n结。然而，氧化层生长在台面的侧壁上，氧化层钝化了器件。氧化步骤使p-n结朝氧化层附近的p层弯曲。接着，p-n结扩散前缘更深入到p层内，趋于使p-n结反向朝氧化层附近的n层内弯曲。进行该扩散到补偿由氧化步骤引起的弯曲的程度并基本上平坦了p-n结。该专利教导了进行多个连续的氧化/扩散步骤以进一步平坦与台面侧壁相邻的结。由于p-n结基本上平坦并且表面附近的p和n浓度减小，所得的p-n结在氧化层的附近具有较大的雪崩击穿电压。
相反，通过台面侧壁附近p-n结弯曲可以防止在根据本发明的双向瞬态电压抑制器件中台面侧壁处的穿通。
具体地，氧化造成台面槽的侧壁(这里也称做“台面壕”)上的硅薄层转变成氧化硅。同时，存在与氧化层相邻的掺杂剂的重新分布。当为硼和磷时，硼重新分布由此在氧化物的附近浓度降低，而磷在该区域中的浓度增加。随着P型掺杂剂(硼)的这种减少和n型掺杂剂(磷)中的这种增加，p-n结朝氧化层附近中的p层弯曲，并且在氧化物附近本发明该实施例中n区宽度增加，朝背离n区和朝向相邻的p+区的结弯曲。
对于本领域中的技术人员来说显然，对于npn型瞬态电压抑制器件，氧化之后，结相向弯曲，实际上假设在低于本体中的电压下氧化物下很窄的层中发生穿通击穿。因此，这种情况下优选pnp型穿通瞬态电压抑制器件。
现在参考图6，示出的本发明的双向瞬态电压抑制器件具有p++半导体衬底12、p+区14、n区16以及p+区18。示出了台面结构，它的侧面被生长的氧化硅层19覆盖。图7为图6中所示的区域“A”的放大图。从该图中可以看出，由于氧化物界面处的p型掺杂剂(硼)浓度减少并且n型掺杂剂(磷)浓度增加，达到了随着氧化硅层19背离n区16弯曲的p-n结17a和17b。
考虑到本发明的双向瞬态电压抑制器件为pnp晶体管，可以看出氧化物界面处的基区(即，n区)变宽。如下面更详细介绍的，对于本领域中的技术人员来说显然，由于基区较宽，晶体管的该部分具有比本体区中更高的穿通电压，防止了器件表面击穿。在穿通击穿电压，电流开始流过击穿区。由于在本体中发生击穿，因此击穿区构成了大百分比(通常大于98％)的结区。由于击穿电流在较大的面积上流过，因此类似地热量在较大的面积上扩散。
具体地，每个p-n结具有随着反向偏置增加变宽的相关耗尽区。假设没有发生雪崩击穿，反向偏置下的耗尽区进一步延伸并更进一步延伸到n区内，直到达到n区另一侧的p-n结。此时，电流路径提供在第一和第二p+区之间，并发生穿通。在氧化硅界面附近，p-n结相互背向弯曲。由此，在本体中的耗尽区达到相对结时，氧化层界面附近的耗尽区仍然距离相对结(其从耗尽区弯曲)一段距离。以此方式，在本体中而不是表面处发生穿通。
就在氧化层下面的施主(磷)掺杂增加的一个结果是该区域处的电场斜率增加。这有优点也有缺陷。优点是该步骤将进一步使耗尽层变窄，有助于防止表面击穿。缺点是较高的电场将导致雪崩击穿。然而，在本发明的各器件中，如果穿通时的最大电场显著低于雪崩击穿时的最大电场，那么由掺杂剂重新分布引起的表面处最大电场少量增加通常不会产生问题。
但是有时可能需要使达到发生穿通的最大电场尽可能接近发生雪崩击穿的最大电场，例如以便具有负的动态电阻的晶体管的Vceo减小了器件的正的动态电阻。由于这个和其它原因，结的弯曲锐度将使局部最大电场增加超出安全级别。然而此时，氧化之后可以增加补偿扩散步骤以使结的弯曲在某种程度上变得平坦，例如在U.S.专利No.4,980,315中介绍的。在该补偿扩散步骤期间，氧化层处增加了的施主(磷)浓度将分散。但是，由于氧化层附近的施主原子的总超出量基本相同，因此表面继续受到保护不被穿通击穿。
使用标准的硅晶片制造技术可以制造本发明的双向瞬态电压抑制器件。参考图8A到8C说明典型的工艺流程。对于本领域中的普通技术人员来说显然这里公开的工艺流程不是限定性的，可以有多种备选方式产生双向瞬态电压抑制器件。
现在参考图8A，对于本发明的双向瞬态电压抑制器件的起始衬底材料12为具有尽可能低电阻率的p型(p++)硅，通常从0.01到0.002ohm-cm。使用常规的外延生长技术在衬底12上生长p型(p+)外延层14，外延层14的掺杂浓度范围为约2×1017到约2×1018atom/cm3(对于较高的击穿电压需要较低的浓度)，厚度在约10和约50μm之间(对于较高的p+掺杂需要更大的厚度，对于大面积的器件，取决于电流分布需要的分布电阻量)。也使用常规的外延生长技术在p型外延层14上生长n型(n)外延层16，外延层16的掺杂浓度范围为约2×1016到约2×1017atom/cm3(对于较高的击穿电压需要较低的浓度)，厚度在约1和约4μm之间(对于较高的击穿电压和较长的扩散时间需要更大的厚度)。然后再次使用常规的外延生长技术在n型外延层16上生长与层14具有相同掺杂浓度和厚度的p型(p+)外延层18。这些层14、16和18优选在一个连续的工艺中生长，同时晶片没有在两者之间暴露到空气。通过具有足够高的表面浓度形成欧姆接触的淀积和扩散，或者通过如铝合金化等的其它常规方法在p型外延层18中形成p型(p++)区20。
现在参考图8B，使用常规的技术，例如低压化学汽相淀积，氮化硅层22淀积在整个表面上。使用常规的光致抗蚀剂掩蔽和蚀刻工艺在氮化硅层22中形成需要的图形。然后使用标准的化学淀积技术使用构图的氮化硅层22作为掩模形成壕沟槽23。沟槽23延伸足够的深度进入衬底(即两个结之外的阱)以提供隔离并产生台面结构。图8B示出了完成氮化硅掩蔽和沟槽蚀刻步骤之后得到的结构。
现在参考图8C，根据本发明的一个实施例，在图8B的结构上生长厚且钝化(passifying)的氧化硅层19，优选约1/2微米厚。与淀积的层相比，优选生长的氧化层，是由于氧化物生长期间掺杂剂重新分布，是由于生长的氧化层更致密，并且由于燃烧或氧化了表面上大部分的亚微观的灰尘使蒸汽(湿氧化采用的)变得清洁。
例如，优选在1100℃下蒸汽流过晶片2小时以产生生长的氧化层。应该注意仅在露出的硅上生长氧化层，不会生长在氮化硅层22上。结果显示在图8C中，图8C示出了台面侧壁上的二氧化硅层9。
如上所述，氧化期间，在氧化层的附近发生掺杂剂的重新分布。作为一个具体例子，邻近氧化物的磷浓度增加，而邻近氧化物的硼浓度降低。这导致两个结相互背离弯曲，并在氧化物的区域中n+区16变宽。
最后，如果需要，可以进行一些附加扩散以将击穿电压降低到需要的值。
然后通过除去氮化层22形成接触开口，使用常规的技术接触形成与p型区20和p型衬底12形成接触(未示出)。
例子
根据以下步骤在一次试验中制备六个晶片。
在一个连续的工艺步骤中生长三个外延层。三层的连续生长期间，晶片没有暴露到空气并且没有冷却。P++衬底具有从0.005到0.002ohm-cm范围的电阻率。第一p+外延层厚度为10微米，并具有0.5ohm-cm的电阻率。外延层的厚度为2.5微米，电阻率为2.5ohm-cm。第二p+外延层具有20微米的厚度，和0.5ohm-cm的电阻率。外延层生长之后，在1100℃进行1小时的硼淀积步骤，并且慢速温度斜线上升和下降。在一个步骤中在晶片的两面上进行该淀积，产生欧姆接触(p++区)。
然后使用常规的技术淀积具有200nm厚度的氮化硅层。
此后构图的光致抗蚀剂层施加到结构形成台面掩模(台面壕区为没有被光致抗蚀剂覆盖的区域)。之后使用本领域中公知的HF、HNO3和乙酸的蚀刻媒介蚀刻台面掩模。
随后在1100℃对器件进行蒸汽氧化，在很清洁的炉中进行慢速温度斜线上升和下降。
然后，在1100℃对每个晶片进行0到8小时的扩散以获得各种需要的击穿电压。
接着在等离子体蚀刻步骤中除去氮化物层(用于接触开口)。以标准的方式完成器件，包括磨光(glassing)、镀镍、晶片测试、切割晶片以及装配成各器件。
扩散时间较短(即，2小时或更少的数量级)的两个晶片产生在4到7V需要电压范围中高质量的双向、三层外延、瞬态电压抑制器件。示出了这些器件中的一个的双向击穿特性和标准的P6KE6.8CA(General Semiconductor Corporation的双向瞬态电压抑制器件)齐纳器件的电流-电压曲线显示在图9A和9B中。这些图中水平轴对应于电压，垂直轴对应于电流。(水平)电压刻度为每格2V。(垂直)电流刻度为对于图9A为每格2mA；对于图9B放大10倍为每格200μA。
在图9A和9B中，在10mA，实验的器件和标准器件具有7.02伏的击穿电压。然而，这些图中对应于本发明的双向瞬态电压抑制器件的曲线b具有比对应于标准器件的曲线a更尖的角部。从放大电流刻度的图9B中可以更清楚地看出该效果。更尖的角部表明随着接近击穿电压漏电流降低。例如，在5.8V与曲线a(标准器件)相关的电流为230μA，而在5.8V与曲线b(本发明的三层外延瞬态电压抑制器件)相关的电流仅为0.8μA。因此，在大于击穿电压的1伏差(volt shy)的该电压下，标准器件的漏电流近似为本发明的双向瞬态电压抑制器件的300倍。
测试来自相同晶片中其它的双向瞬态电压抑制器件，在10mA下具有5.72V和6.26V的击穿电压。也测试了来自其它晶片的双向瞬态电压抑制器件，在10mA下具有5.20V、5.83V和6.74V的击穿电压。与图9A和9B中的双向瞬态电压抑制器件类似，与P6KE6.8CA器件相关角部相比，这些器件的每一个的角部更尖，这表明随着接近击穿电压，漏电流很低。
虽然示出和介绍了本发明的各实施例和例子，但对于本领域中的技术人员来说显然与以上提到的相比可以有更多的修改同时不脱离这里本发明的概念。因此，本发明仅由附带的权利要求的精神限定。

Claims (18)

1.一种双向瞬态电压抑制器件，包括：
p型导电性的下半导体层；
p型导电性的上半导体层；
n型导电性的中间半导体层，与所述上和下层邻接并设置在两者之间由此形成上和下p-n结，其中中间层的净掺杂浓度在上和下p-n结之间的距离上的积分使得发生击穿时发生的是穿通击穿而不是雪崩击穿；
台面沟槽，延伸穿过所述上层、穿过所述中间层并穿过所述下层的至少一部分，所述台面沟槽限定所述器件的有源区；以及
氧化层，至少覆盖对应于上和下结的所述台面沟槽的那部分壁，由此在所述壁处所述上和下结之间的距离增加。
2.根据权利要求l的双向瞬态电压抑制器件，其中上和下层具有比所述中间层更高的最大净掺杂浓度。
3.根据权利要求1的双向瞬态电压抑制器件，其中所述氧化层为热生长的氧化层。
4.根据权利要求3的双向瞬态电压抑制器件，其中所述氧化层为湿条件下的热生长。
5.根据权利要求1的双向瞬态电压抑制器件，其中所述半导体为硅半导体。
6.根据权利要求5的双向瞬态电压抑制器件，其中通过硼掺杂剂提供所述p型导电性，通过磷掺杂剂提供所述n型导电性。
7.根据权利要求5的双向瞬态电压抑制器件，其中所述中间层具有的净掺杂浓度在所述上和下结之间的中间点处最高，且其中在所述中间层中和所述下层和上层的至少一部分中，沿垂直于所述下、中和上层的掺杂轮廓使得所述中间层的中心平面一侧上的掺杂轮廓与所述中心平面的另一侧上的掺杂轮廓对称。
8.根据权利要求1的双向瞬态电压抑制器件，其中所述衬底为p++衬底，其中所述下层为p+外延层，其中所述中间层为n外延层，其中所述上层为p+外延层，其中下和上p+外延层的每一个的最高净掺杂浓度为n外延层的最高净掺杂浓度的5到20倍。
9.根据权利要求1的双向瞬态电压抑制器件，其中所述积分为从2×1012到1×1013cm-2的范围。
10.一种双向瞬态电压抑制器件的形成方法，包括：
提供p型半导体衬底；
外延地淀积p型导电性的下半导体层；
在所述下层上外延地淀积n型导电性的中间半导体层，所述下层和所述中间层形成下p-n结；
在所述中间层上外延地淀积p型导电性的上半导体层，所述中间层和所述上层形成上p-n结；
加热所述衬底、所述下外延层、所述中间外延层以及所述上外延层；
蚀刻一台面沟槽，所述台面沟槽延伸穿过所述上层、穿过所述中间层并穿过至少部分所述下层，且所述台面沟槽限定所述器件的有源区；以及
至少再对应于所述上和下结的台面沟槽的那部分壁上热生长氧化层，使得增加所述壁处上和下结之间的距离，
其中，中间层的净掺杂浓度在上和下p-n结之间的距离上的积分使得发生击穿时发生的是穿通击穿而不是雪崩击穿。
11.根据权利要求10的方法，其中所述上和下层具有比所述中间层更高的最大净掺杂浓度。
12.根据权利要求10的方法，其中所述形成所述氧化物的步骤为湿热生长步骤。
13.根据权利要求10的方法，其中在形成所述氧化层之后，所述器件经受补偿扩散步骤。
14.根据权利要求10的方法，其中所述半导体为硅半导体。
15.根据权利要求14的方法，其中通过硼掺杂剂提供所述p型导电性，通过磷掺杂剂提供所述n型导电性。
16.根据权利要求10的方法，其中所述中间层具有的净掺杂浓度在所述上和下结之间的中间点处最高，且其中在所述中间层中和所述下层和上层的至少一部分中，沿垂直于所述下、中和上层的掺杂轮廓使得所述中间层的中心平面一侧上的掺杂轮廓与所述中心平面的另一侧上的掺杂轮廓对称。
17.根据权利要求10的方法，其中所述衬底为p++衬底，其中所述下层为p+外延层，其中所述中间层为n外延层，其中所述上层为p+外延层，其中下和上p+外延层的每一个的最高净掺杂浓度为n外延层的最高净掺杂浓度的5到20倍。
18.根据权利要求10的方法，其中所述积分为从2×1012到1×1013cm-2的范围。
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