CN1593008A - 具有较小抖动的改进的分频器和基于该分频器的设备 - Google Patents

Abstract

用于产生一种频率低于输入信号(CK1)的频率的输出信号(fdiv)的设备(70)。设备(70)包括：分频单元链(71－76)，其中每个分频单元(71－76)具有预定的分频比以及包括用于接收输入时钟(CKin)的时钟输入端(CKi)；分频的时钟输出端(CKi+1)，用于提供输出时钟(CKout)到以后的分频单元；模式控制输入端(MDi)，用于接收来自以后的分频单元的模式控制输入信号(MDin)；和模式控制输出端，用于提供模式控制输出信号(MDout)到以前的分频单元。设备还包括锁存器(77)，用于改变分频比，以及具有两个锁存器(51，52)的D触发器(50)电路。第一锁存器(51)由第一信号(CK3)进行时钟同步，以及第二锁存器(52)由第二信号(CK3)进行时钟同步，由此第一信号(CK3)的频率低于第二信号(CK1)的频率。

Description

具有较小抖动的改进的分频器和 基于该分频器的设备

                       发明领域

本发明涉及分频器和用于分频的设备。更具体地，本发明涉及基于适合在发射机和接收机中使用的、特别是用于射频信号传输的拉链式分频器结构的分频器结构和电路技术。

                       发明背景

近年来，在标准的互补金属氧化物半导体(CMOS)的单芯片收发信机的射频(RF)设计方面作出了很大努力。特别是，分频器和频率合成器(这是构成收发信机的关键模块之一)的CMOS实施方案已吸引了很大的注意。这里最显著的趋势是拉链式分频器结构和所谓的电流模式逻辑(CML)。

已知的拉链式分频器包括用除以2/3的单元的相同电路构成的链。图1上显示传统的除以2/3单元10，它具有五个端子11-15：时钟输入端(CKin)11，被分频的时钟输出端(CKout)12，模式控制输入端(MDin)13，模式控制输出端(MDout)14，和编程输入端(P)15。每个除以2/3单元10包含两个电路块：预计数器(prescaler)逻辑块16，它由被称为循环结束(end-of-cycle)逻辑17的另一个块产生的吞没(swallow)信号(SW)控制而实现除以2或3。当编程比特P＝0(并且MDin＝1或MDin＝0)被加到编程输入端15时，单元10除以2，以及当P＝1和MDin＝1时，单元10除以3。

除以2/3的单元典型地以CML的形式实施。基本CML逻辑电路包括：若干个堆叠的差分对，两个电阻性的或有源的负荷，以及一个拖尾电流源。一个以CML实施的拉链式分频器的进一步的细节在C.Vaucher和Z.Wang，”A low-power truly-modular 1.8GHzprogrammable divider in standard CMOS technology(以标准CMOS技术实现的低功率完全模块1.8GHz可编程分频器)”，ESSCIRC’99，pp.406-409，1999和C.Vaucher，I.Ferncic，M.Locher，S.Sedvallson，U.Voegeli和Z.Wang，”A family of low-power truly-modularprogrammable dividers in standard 0.35mm CMOS technology(以0.35mm CMOS技术实现的低功率完全模块可编程分频器系列)”，SC-35，No.7，pp.1039-1045，2000中描述。

图2A上显示包括六个除以2/3单元21-26的链和输入锁存器27的已知的分频器20的例子。分频器20能够以GHz量级的输入时钟频率(CK1)运行。图2B显示分频器20的端子信号。时钟输入和时钟输出信号(CK1-CK7)被显示在图2B的左手边，以及模式控制信号(MD1-MD6)连同CK1一起被显示在右手边。时钟输入和时钟输出信号(CK1-CK7)在本例中其范围处在-500mV与+500mV之间(峰-峰)，因为分频器20是以CML形式实现的。在本例中，在大多数时间内，单元21-26把它们的各个时钟输入除以2。如果分频比是3，脉冲宽度则更宽，正如在图2B的左手边可看到的。在信号CK3的情形下，例如，在时间t1和t2，分频比是3。这是由于：二进制字P＝111111被施加到输入锁存器27的编程输入端(P0-P5)。如果编程输入端总是逻辑“1”，则各个单元21-26的分频比只由后面的单元发送到前面的单元的模式控制信号(MD)来决定。

电信IC(集成电路)工业主要致力于不断地改进质量和减小制造成本。随着从第二代(诸如GSM)到第三代UMTS的演进，许多新颖的技术和工艺在这个高度竞争的市场上是必需的。一种新的技术是所谓的分数-N PLL发射机，其中PLL不单被使用来生成载频，也被使用来调制要被发送的信号。这个方法的好处包括具有极低的接近于载波的相位噪声电平的、寄生输出较小的频谱，以及制造成本显著地减小。

在这个PLL发射机中一个关键的部件是分频器。它的CMOS实施方案的最近的趋势是利用与CML相组合的以上提到的拉链式分频器结构。分频器的两个关键的性能参量是功率消耗和输出频谱纯度。

对于低功率应用，一种能够减小功率消耗达50％的分频器结构已在题目为“Improved Frequency Divider With Reduced PowerConsumption，Apparatus Based Thereon，and Method For PowerEfficient Frequency Division(具有较小的功率消耗的改进的分频器，基于该分频器的设备，以及节省功率的分频的方法)”的共同待决的专利申请中被提出。这个共同待决的专利申请是在2000年12月22日提交的，并且当前被转让给本发明申请的受让人，并转让了其申请号001283322.5。

虽然相位噪声被使用来在频域中描述频谱纯度，但抖动被用作为对该同一个事物在时域中的度量。抖动来源于电路噪声，它改变信号跨越门限的过渡。在图2A的拉链式分频器20的每个单元中都存在抖动。由于这种分频器20的非同步性质，抖动沿着信号路径而从链的左边到右边积累。这个效果被称为抖动积累。如果信号MD4被取为输出28(参阅图3)，则沿路径的所有的抖动积累为：

$J_{\mathrm{OUT}}^2=J_{\mathrm{IN}}^2+J_{C1}^2+J_{C2}^2+J_{C3}^2+J_{C4}^2+J_{M4}^2$

其中J_1N是与输入CK1有关的抖动的标准偏差，J_Ci是由单元i附加到它的输出端CK(i+1)的抖动的标准偏差，J_M4是由单元25附加到MD4抖动偏差，如图3所示。因为在拉链式分频器20中的电流消耗被按比例缩小以及同时电阻性负荷随频率逐个单元地按比例上升，由一个单元附加上的抖动比起它的前面的级附加上的抖动更大。

抖动是在分频器、振荡器、频率合成器等等中主要关心的问题，因为即使引入很小的抖动到这些电路中，也导致它的频谱和定时性质的严重的改变，从而导致较低的信号噪声比，增加的误码率，以及对相邻的信道更高的干扰。抖动在接受时钟同步的和采样的数据***中也是重要的，因为零交叉点常常包含着信息，所以，切换时刻的任何不确定性将造成误差。

迄今为止，一般来说，频谱纯度(以及特别是抖动积累)在设计以CML形式出现的拉链式分频器电路时都还没有被严格考虑。

因此，本发明的一个目的是改进目前的分频器电路。

本发明的另一个目的是提供具有减小或消除了抖动的分频器电路。

本发明的另一个目的是提供具有改进的频谱纯度的分频器电路。

                       发明概要

这里给出新颖的重新时钟同步技术和具有双重重新时钟同步的新颖的分频器结构。这种新颖的结构和技术是基于已知的拉链式分频器结构。

按照本发明的设备适用于产生其频率低于输入信号的频率的输出信号。其相应的设备包括分频单元的一个链，其中每个分频单元具有预定的分频比，以及其中每个单元包括：时钟输入端，用于接收输入时钟；分频的时钟输出端，用于提供输出时钟(CKout)给后继的分频单元；模式控制输入端，用于接收来自后继的分频单元的模式控制输入信号；以及模式控制输出端，用于提供模式控制输出信号给前面的分频单元。设备还包括用于改变分频比的锁存器，和具有两个锁存器的D触发器。第一锁存器被第一信号进行时钟同步，以及第二锁存器被第二信号进行时钟同步，由此第一信号的频率低于第二信号的频率。

在权利要求2到10中对各种有利的实施例提出了权利保护要求。

按照本发明的设备特别适合于在发射机或接收机***中使用，正如在权利要求11中所提出权利保护要求的那样。

双重重新时钟同步技术被建议来克服各种问题和保证可靠的运行。

这里提供的分频器结构允许减小或消除不同种类的电路的抖动，特别是像拉链式分频器电路那样的非同步电路的抖动。按照本发明的双重重新时钟同步是非常有效和可靠的技术。

本发明的其他的优点将结合具体的实施例来阐述。

                       附图简述

为了更全面地说明本发明及其进一步的目的和优点，将结合附图参考以下的说明，其中：

图1是传统的包括两个逻辑块的除以2/3的单元。

图2A是传统的包括六个除以2/3的单元的拉链式分频器结构。

图2B是显示图2A的传统的拉链式分频器结构的时钟信号和模式控制信号的图。

图3是被使用来显示抖动积累的、传统的拉链式分频器结构的示意图。

图4A是用于重新时钟同步的传统的DFF的示意图。

图4B显示其中出现灾难性的误差的情形。

图5是传统的分数N PLL发射机的示意图。

图6A是按照本发明的、利用两个锁存器的DFF的示意图。

图6B是按照图6A的DFF的CMOS实施方案的示意方框图。

图7A是按照本发明的分频器的示意图。

图7B是显示图7A的分频器的信号的图。

图8是按照本发明的另一个分频器的示意图。

                   优选实施例描述

为了简化起见，各个图上的某些信号线被显示为单个终端的信号线。事实上，许多信号线不同的，这意味着事实上存在两条信号线。其他的信号可以是几个比特宽的数字信号。

下面，参考图2A和3。对于低抖动的设计，最好是取信号MD1作为输出。不幸地，由于某些定时约束条件，分频器的输出信号(fdiv)常常在分频器链20的中间的某个地方被抽头。例如对于当前在开发的兰牙收发信机，分频器输出(fdiv)在MD4处被抽头(参阅图3)。结果，在输出(fdiv)中的抖动将会太大而在大多数应用中是不能接受的。

因此，已知的重新时钟同步技术在这样的装置中是失效的。重新时钟同步是被使用来减小抖动的技术。重新时钟同步技术给出一种抖动较小的信号来时钟同步D触发器(DFF)30(参阅图4A)，而该抖动信号被加到DFF 30的数据输入端31。通过重新时钟同步，在新的输出端32处的抖动现在被减小到等于时钟信号的抖动加上由DFF 30附加的抖动。对于图2A或3的拉链式分频器，它将以图4A所示的方式执行重新时钟同步，其中在DFF 30的时钟输入端33处加上的时钟CK1被认为是无抖动的。不幸地，它在这里不能工作，因为重新时钟同步方案需要在DFF 30的31和33处施加的两个输入信号之间具有很严格地规定的时序关系，这通常只是对于同步电路以及某些具有受到严格控制的时序关系的非同步电路的情形。

在MD4和CK1之间的时序关系主要由涉及到的所有的单元21-25的延时来确定。所涉及的单元越多，总的延时越大。通过忽略抖动的影响，MD4相对于CK1的延时可被表示为：

              D_OUT＝D_C1+D_C2+D_C3+D_C4+D_M4.

类似地，由于缩放(scaling)，

                   D_C1＜D_C2＜D_C3＜D_C4

应当指出，在CK1与CK5之间的频率差别至少是16倍。而且，信号延时受到许多因素的影响，诸如，电源，温度，处理，失配等等，使得很难将MD4与CK1之间的时序关系保持在精确的控制之下。图4B所示的情形可能会发生。在时间t1和t3时DEF 30的Q端状态分别是逻辑0和逻辑1时，在时间t2时的输出可以是逻辑0或逻辑1(是取决于瞬时的抖动)，因为在这个时刻t2时的输入MD4处在DFF 30的门限值。即使对于相当小的抖动，最终得出的误差会大于抖动本身几十倍。所以，这种误差是灾难性的，因此必须避免。初步的仿真结果表明，这样的灾难性误差的概率高达7％，这是在大多数应用中绝对不能接受的数值。因此，由于上述的原因，在这种情形下，既不把DFF30的触发点改变到下降沿，也不预先放大MD4，将是有帮助的。

图5显示传统的分数-N PLL发射机40的基本构建方块。缩略词PLL代表锁相环。调制数据通过∑/Δ调制器41被加到分频器42。分频器允许整数分频比，它连同∑/Δ调制器41(也是所谓的S/D调制器)一起构成一个分数-N分频器。另外，分数-N PLL发射机40包括用于参考频率(freq)的输入端，相位/频率检测器(PFD)48根据对输入信号fref与PLL反馈信号fdiv的比较结果，在输出端49处产生误差信号。输入数据包含要通过通信信道47进行发送的信号的信息和用于控制分频器42的模数(modulus)的载频(fc)的信息(输入数据)。结果，在压控振荡器(VCO)44的输出端43处的输出信号是以想要的载频(fc)的已调制的射频(RF)信号。这个信号通过放大器(PA)45和天线46被发送到通信信道47。VCO 44在输出端43处的输出信号被使用来产生PLL反馈信号fdiv。

本发明的基本原理(在这里被称为双重重新时钟同步技术)是结合图6A和6B描述的。双重重新时钟同步技术可以用一个DFF 50来完成，如图6A所示。这个DFF包括两个D-锁存器51和52，等价于单个DFF，这样，比起图4A来说没有任何附加开销。然而，具有重要的差别。虽然在图4A上DFF 30由CK1进行时钟同步，按照本发明，第一锁存器51和第二锁存器52由两个不同的信号进行时钟同步。在本例中，第一锁存器51通过把信号CK3加到时钟输入端53而得到时钟同步，以及第二锁存器52通过把信号CK1加到时钟输入端54而得到时钟同步。锁存器51和52在信号CK3和CK1的下降沿被触发。这个实施方案使得能实施被显著地改进的分频器。

图6B显示以CML形式实现的DFF 50的CMOS实施方案，它被设计成工作在电源电压Vdd。如图6A所示，两个锁存器51和52被标识。它们的工作原理是直截了当的。当信号CK3是逻辑低时，一个其栅极被连接到倒相的CK3输入端60的MOS晶体管T1接通，而另一个其栅极被连接到CK3输入端61的MOS晶体管T2关断。所以锁存器51的全部拖尾电流流到锁存器的左面支路，在Q1输出端62处的信号等于DFF 50的输入端55处的信号，即，Q1＝MD4。当信号CK3从逻辑0切换到逻辑1时，锁存器的左面支路被关断，以及拖尾电流被路由到锁存器的右面支路，这样，先前的状态被保持，即使在输入端55处的信号MD4改变的情况下也是如此。第二锁存器52以同样的方式起作用。

图7A上显示包括双重重新时钟同步技术的分数-N分频器70的第一应用/实施方案。为了设计成用于工作在2.5GHz的CMOS兰牙收发信机，分频器70引用按照本发明的双重重新时钟同步。例如，分频器70可代替图5上的分频器42。分数-N分频器70包括一系列的六个除以N/M的单元71-76的链和一个输入锁存器77。在本例中，DFF 50的输出信号Q2用作为分数-N分频器70的输出信号fdiv。

图7B显示分频器70的某些模拟端信号(CK1，CK3，MD4，Q1，Q2.fdiv和md4)。最上面的图显示第一锁存器51的信号(以毫伏计)相对于时间(t)的关系。下面的图显示第二锁存器52的信号(以毫伏计)相对于时间(t)的关系。

分数-N分频器70允许产生一个其频率低于输入信号CK1的频率的输出信号fdiv。如图7A所示，分数-N分频器70包括一系列的分频单元71-76的链。每个分频单元71-76具有五个端子CKin，CKout，MDout，MDin和P，如图1所示。

分频单元71-76具有预定的分频比(M/N，诸如2/3，其中M＝2和N＝3)。五个端子中的一个端子用作为时钟输入端，该输入端用于接收输入时钟(CKin)；一个端子是已分频的时钟输出端，用于提供输出时钟(CKout)给后继的分频单元；一个端子是模式控制输入端，用于接收来自后继的分频单元的模式控制输入信号(MDin)；以及另一个端子是模式控制输出端，用于提供模式控制输出信号(MDout)给前面的分频单元。端子P允许改变相关的单元的分频比N/M。锁存器77被提供来改变每个分频单元71-76的分频比。提供了D-触发器电路50，它包括两个锁存器51，52。第一锁存器51由第一信号CK3进行时钟同步，以及第二锁存器52由第二信号CK1进行时钟同步。两个时钟信号从分频链71-76内的端子被抽头。在图7A所示的例子中，第一信号在单元72和单元73之间被抽头，以及第二信号CK1在单元71的输入端处被抽头。第一信号CK3的频率低于第二信号CK1的频率，即，fCK3＜fCK1(例如，参阅图2B)。在本例中，在单元74和单元75之间被抽头的信号MD4被加到DFF 50的输入端55。应当指出，在MD4与CK3之间的时序关系以及在CK3与CK1之间的时序关系是可控制的，因为两个信号对(MD4，CK3以及CK3，CK1)都是在分频单元71-76内相隔不大于4个单元的端子处被抽头。优选地，对信号对的信号进行抽头的两个端子的间隔应当不大于2个单元(例如，参阅图7A或图8)。

当结合采用了传统的全摆动(full-swing)DFF的其他电路使用按照本发明的双重重新时钟同步时，为了正确地运行，低摆动的和差分的CML信号必须被变换成全摆动的信号。某些相位-频率-检测器(例如，图5上的PFD 48)可以用传统的全摆动的DFF构成。向全摆动的信号的变换可以由如图8所示的变换器88来完成。按照图8所示的实施例，输出电路88，89被提供来处理DFF 50的输出信号Q2，以便产生另一个输出信号fdiv。信号fdiv可被馈送到PFD 48，例如，如图5所示。

分频单元81-86具有预定的分频比(2/3)。锁存器87被提供来改变每个分频单元81-86的分频比。利用了D触发器电路50，它包括两个锁存器51，52。第一锁存器51由第一信号CK3进行时钟同步，以及第二锁存器52由第二信号CK1进行时钟同步。两个时钟信号从分频链81-86内的端子处进行抽头。在图8所示的例子中，第一信号CK3在单元82和单元83之间被抽头，以及第二信号CK1在单元81的输入端处被抽头。第一信号CK3的频率高于第二信号CK1的频率，即，fCK3＞fCK1。在本例中，在单元83和单元84之间进行抽头的信号MD3被加到DFF 50的输入端55。应当指出，在MD3与CK3之间的时序关系以及在CK3与CK1之间的时序关系是可控制的，因为两个信号对(MD3，CK3以及CK3，CK1)都是在分频单元链81-86内相隔不大于2个单元的端子处被抽头。

应当指出，在双重重新时钟同步后，只有第二锁存器52、变换器88和NOR门89会把抖动附加到输出信号fdiv中。最后两项是无法避免的，即使没有任何重新时钟同步，它们也已经存在。然而，由这些门产生的抖动可以通过正确的设计而被最小化，从而，使得输出信号fdiv几乎没有抖动。

按照这里给出的双重重新时钟同步方案，关键的时序关系被显著而有利地减小为两个分开的项，即，在MD4与CK3(或MD3与CK3，见图8)之间的时序关系以及在CK3与CK1之间的时序关系。这两个时序关系成为可容易控制的。另外，频率差别现在是4倍，而不是16倍(如果单元71-76是2/3单元的话)，使得有可能避免重新时钟同步在锁存器的门限值附近进行，因此防止灾难性误差的发生。

已显示了这里给出的双重重新时钟同步的非常可靠的和正确的运行。在某些环境下，抖动可通过双重重新时钟同步而被完全消除。

应当指出，通过本重新时钟同步方案来实现抖动降低或甚至抖动消除，只是在抖动是小的和在一定的限制范围内才是可能的。

对于现有的、限于同步电路的重新时钟同步技术，该限制值等于时钟信号的周期。这意味着，时钟频率把对允许的抖动设置上限。对于建议的双重重新时钟同步，已经看到，甚至大于时钟CK1的周期的抖动也被完全消除。

所以，双重重新时钟同步技术不仅可以减小或消除非同步电路(如图7A的拉链式分频器70或图8的拉链式分频器80)的抖动，而且可以减小或消除现有的重新时钟同步技术不能克服的过于大的抖动。这个卓越的特性是人们非常需要的，因为它比起至今存在的重新时钟同步技术具有广泛得多的应用。

按照本发明的双重重新时钟同步是用来减小或消除非同步电路中的抖动的非常有效和可靠的技术。当采用这里给出的双重重新时钟同步时，比起传统的重新时钟同步，可以很容易达到10倍和10倍以上的改进。取决于实施方案，大于1000倍的改进也是可能的。

必须指出，所建议的结构可以无例外地被应用到具有任意数目的单元的分频器。

本发明适合于在通信***和需要产生精确的频率信号fdiv的其他***中使用。本发明适合于在发射机和接收机中使用。本发明特别适合于在单片CMOS收发信机中使用。按照本发明的***可在蜂窝电话(例如，GSM或UMTS)，DECT手机，个人通信***，蓝牙设备中被利用，这些仅仅是几个例子。

按照本发明的分频器可以与其他电路相组合，以便实现收发信机，射频(RF)集成电路(IC)，GSM解决方案，DECT设备，PCS，和兰牙解决方案的节省功率的实施方案。

应当看到，为了简明起见，本发明的各种特性是结合分开的实施例被描述的，但是它们也可以以组合成单个实施例的方式被提供。相反，为了概括起见，本发明的各种特性是结合单个实施例被描述的，但是它们也可以分开地或以任何适当分解的方式被提供。

在附图和说明书中阐述了本发明的优选实施例，虽然使用了特定的术语，但这样给出的说明仅仅是在通用的和说明的意义上使用这些术语，而不是为了构成限制。

Claims (11)

1.用于产生其频率低于输入信号(CK1)的频率的输出信号(fdiv)的设备(70；80)，该设备(70；80)包括：

-分频单元链(71-76；81-86)，其中每个分频单元(71-76；81-86)具有预定的分频比，以及包括：

-时钟输入端(CKi)，用于接收输入时钟(CKin)；

-已分频的时钟输出端(CKi+1)，用于提供输出时钟(CKout)给后继的分频单元；

-模式控制输入端(MDi)，用于接收来自后继的分频单元的模式控制输入信号(MDin)；以及

-模式控制输出端，用于提供模式控制输出信号(MDout)给前面的分频单元；

-锁存器(77；87)，用于改变分频比，

-D触发器(50)电路，它具有两个锁存器(51，52)，第一锁存器(51)由第一信号(CK3)进行时钟同步，以及第二锁存器(52)由第二信号(CK3)进行时钟同步，

-由此，第一信号(CK3)的频率低于第二信号(CK1)的频率。

2.权利要求1的设备，其中第二信号是从输入信号(CK1)抽头的信号。

3.权利要求1的设备，其中第一信号(CK3)是在分频单元链(71-76；81-86)内的一个已分频的时钟输出端(78；90)处抽头的信号。

4.权利要求1或2的设备，其中D触发器电路(50)具有一个输入端(55)，它被连接到在分频单元链(71-76；81-86)内的一个模式控制输入端(78；90)。

5.权利要求1，2，3或4的设备，包括输出电路(88；89)，用于处理在第二锁存器(52)的输出端(56)处提供的输出信号(Q2)，以便提供另一个输出信号(fdiv)。

6.权利要求1的设备，其中

-要被分频的信号(CK1)可应用于分频单元链(71-76；81-86)的一个分频单元(71，81)的时钟输入端，

-分频单元链(71-76；81-86)的一个分频单元(71，81)的已分频的时钟输出端(CK2)被连接到分频单元链(71-76；81-86)的后继的分频单元(72；82)的时钟输入端，

-分频单元链(71-76；81-86)的一个分频单元(71，81)的模式控制输入端(MD1)被连接到分频单元链(71-76；81-86)的后继的分频单元(72，82)的模式控制输出端。

7.权利要求1或2的设备，其中分频单元是除以2/3单元，其中分频比(N/M)可以在2和3之间切换。

8.权利要求1，2，或3的设备，包括以电流模式逻辑(CML)实现的锁存器。

9.权利要求1，2，或3的设备，其中分频单元链(71-76；81-86)的每个分频单元包括用于应用二进制码字(P)的编程输入端，它允许与模式控制输入信号(MDin)一起切换分频单元链(71-76；81-86)的分频比(N/M)。

10.权利要求1到9之一的设备，其中分频单元链(71-76；81-86)按照拉链式分频器结构而被实现。

11.包括按照前面的权利要求之一的设备的发射机或接收机***，特别是CMOS***。

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