CN1571139A - 一种降低集成电路中电源线电流的方法 - Google Patents
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Abstract
本发明涉及一种降低集成电路中电源线电流的方法，属于集成电路设计技术领域。该方法首先将同步时序电路划分成多个并行电路；对多个并行电路进行静态时序分析，得到每个并行电路的时序；根据每个并行电路的时序，对每个并行电路的原始时钟加入不同的延时，使所有并行电路使用的时钟相位不相同；用原始时钟对各并行电路的输出信号进行相位补偿，使所有输出信号同步。本发明的方法，对于每一个并行电路模块使用相应相位的时钟，其翻转时刻在时间上错开，使得各条电路中的电流在不同的时刻达到峰值，降低了总电路的峰值电流和其变化趋势，从而降低了电源/地线网的欧姆压降和数字电路部分注入到衬底的噪声。
Description
技术领域
本发明涉及一种降低集成电路中电源线电流的方法，属于集成电路设计技术领域。
背景技术
在大规模集成电路设计中，由于集成电路工艺已经进入超深亚微米阶段，电路的规模和面积越来越大，速度越来越快，从而导致流过电源和地线的电流越来越大；另一方面，互连线的宽度越来越小、长度越来越长，即使在互连线厚度不断增加的情况下，电源/地线网的电阻也越来越大。因此，集成电路中电源/地线网的欧姆压降(IR Drop)效应将越来越显著，并对电路中逻辑单元的延时产生严重影响，从而造成电路不能正常工作。
现在的大规模集成电路设计主要使用同步电路的设计方法。以往为了得到正确的逻辑单元电压值，降低欧姆压降通常采用降低互连线电阻的方法：比如改变互连线的尺寸，在电路中加入缓冲器(buffer)。现有的在电路中缓冲器的技术主要是优化缓冲器的尺寸、数量、位置等，接着使用仿真工具对改进过的电路进行仿真，使设计的电路满足信号的完整性，并且功能正确。但是这么做肯定要在原有的电路设计中加入多个缓冲器，从而增加了电路面积，增大了电路功耗和布局布线的难度，而且多次的仿真和布局布线也会消耗大量时间。这些都是在电路设计中我们希望避免的问题。
在集成电路设计中，衬底噪声的影响越来越大，特别是对于现在大家经常使用的混合信号电路设计，由于数字部分和模拟部分共用一个衬底，数字部分耦合过来的衬底噪声很大幅度地降低了模拟部分的性能。人们提出了一些降低衬底耦合噪声的方法，主要有：使用低电压逻辑、电流模逻辑还有使用带有屏蔽线和去耦合电容的CMOS。其中使用低电压逻辑会降低电路的速度，降低噪声容限；使用电流模逻辑，最主要的缺点是增加的静态功耗，不能用于大规模的电路；使用去耦合带屏蔽线的逻辑门会增大电路的面积，增加电源线数量。因此至今还没有一个比较好的，没有缺点的方法来有效的抑制衬底噪声源。
发明内容
本发明的目的是提出一种降低集成电路中电源线电流的方法，通过减小电源线电流来降低欧姆压降，同时通过降低电源线电流幅度和变化趋势来降低衬底噪声。
本发明提出的降低集成电路中电源线电流的方法，包括以下几个步骤：
(1)将同步时序电路划分成多个并行电路；
(2)对上述多个并行电路进行时序分析，得到每个并行电路的时序；
(3)根据上述每个并行电路的时序，对每个并行电路的原始时钟加入不同的延时，使所有并行电路使用的时钟相位不相同；
(4)用原始时钟对各并行电路的输出信号进行相位补偿，使所有输出信号同步。
上述方法中，将同步时序电路划分成多个并行电路的方法，包括以下步骤：
(1)将同步时序电路映射成有向图，电路中的逻辑门或者逻辑模块映射成有向图的顶点，电路中互连线映射为有向图的边；
(2)将上述有向图划分成多个并行子图，即并行电路。
本发明提出的降低集成电路中电源线电流的方法，是在电路功能稳定的前提下，对于芯片中每一个并行电路使用不同相位的时钟，这样并行电路模块的翻转时刻在时间上错开，使得各条电路中的电流在不同的时刻达到峰值，从而降低总电路的峰值电流，所以在电路中互连线电阻没有变化的情况下，降低了电路中总的电流峰值，进而降低电源/地线网的欧姆压降。而且电源的电流幅度和变化趋势都减小，降低了电路中由于LC振荡产生的噪声和衬底耦合的电压幅度，从而降低了数字电路部分注入到衬底的噪声。对于减小芯片中数字部分的开关噪声对模拟和射频的影响，是一种减小信号串扰的有效手段。
附图说明
图1是本发明方法所依据的电路图。
图2是与电路图所映射的有向图。
图3是本发明方法中在并行电路上使用不同相位的时钟的示意图。
图4是利用本发明方法得到的总线电流峰值比较图。
具体实施方式
本发明提出的降低集成电路中电源线电流的方法，首先将同步时序电路划分成多个并行电路，所依据的电路图如图1所示，然后对多个并行电路进行静态时序分析，得到每个并行电路的时序；根据每个并行电路的时序，对每个并行电路的原始时钟加入不同的延时，使所有并行电路使用的时钟相位不相同；用原始时钟对各并行电路的输出信号进行相位补偿，使所有输出信号同步，如图3所示。
上述方法中，将同步时序电路划分成多个并行电路的方法为：将同步时序电路映射成有向图，如图2所示，电路中的逻辑门或者逻辑模块映射成有向图的顶点，电路中互连线映射为有向图的边；将上述有向图划分成多个并行子图，即并行电路。
本发明提出的将同步时序电路划分成多个并行电路，其过程可以由图1和图2说明。以图1为例，把电路中的逻辑门抽象成有向图中的顶点，互连线抽象成连接顶点之间的边，得到图2。将有向图划分并行子图，可以得到四个并行子图P4，分别为：{ABC}、{DEFGHI}、{JK}、{LMN}；所以原始电路中可以划分为四个并行电路。
对于每个并行电路进行静态时序分析，得到其时序情况，结合原始时钟确定该电路所使用的时钟相位。比如上例中得到4个并行电路，需要利用已有的静态时序分析方法对各并行电路进行静态时序分析(STA)，得到其时序，从而确定采用时钟的相位，确定使用不同相位的时钟个数。
接下来是产生不同相位的时钟，可以通过使用一个现有的时钟加不同的延时来得到，如图3。也可以通过专门的多相位时钟电路来实现，还可以将这两种方法结合使用。
当不同的时钟驱动并行电路模块到达输出的时候，如果后续电路需要严格的时序一致，就使用原始时钟对各个并行电路的输出进行相位补偿，如图3所示。
在电路功能稳定的前提下，对于每一个并行电路使用相应相位的时钟，这样并行电路的翻转时刻尽量在时间上错开，使得各条电路中的电流在不同的时刻达到峰值，从而降低总电路的峰值电流，所以在电路中互连线电阻没有变化的情况下，降低了电路中总的电流峰值，进而降低电源/地线网的欧姆压降(IR Drop)，如图三所示。从图4中我们可以看到，电源的电流幅度和变化趋势都减小了，降低了电路中由于LC振荡产生的噪声，降低了衬底耦合的电压幅度，从而降低了数字电路部分注入到衬底的噪声。对于减小芯片中数字部分的开关噪声对模拟和射频的影响，是一种减小信号串扰的有效手段。
Claims (2)
1、一种降低集成电路中电源线电流的方法，其特征在于该方法包括以下几个步骤：
(1)将同步时序电路划分成多个并行电路；
(2)对上述多个并行电路进行时序分析，得到每个并行电路的时序；
(3)根据上述每个并行电路的时序，对每个并行电路的原始时钟加入不同的延时，使所有并行电路使用的时钟相位不相同；
(4)用原始时钟对各并行电路的输出信号进行相位补偿，使所有输出信号同步。
2、如权利要求1所述的方法，其特征在于将同步时序电路划分成多个并行电路的方法，包括以下步骤：
(1)将同步时序电路映射成有向图，电路中的逻辑门或者逻辑模块映射成有向图的顶点，电路中互连线映射为有向图的边；
(2)将上述有向图划分成多个并行子图，即并行电路。
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| CN102456087A (zh) * | 2010-11-03 | 2012-05-16 | 上海华虹集成电路有限责任公司 | 一种建立时序修复方法 |
| CN102479264A (zh) * | 2010-11-25 | 2012-05-30 | 上海华虹集成电路有限责任公司 | 一种降低瞬态功耗的方法 |
| CN107886012A (zh) * | 2017-10-28 | 2018-04-06 | 天津大学 | 基于门级结构特征的单触发硬件木马检测方法 |
| CN114389607A (zh) * | 2021-12-24 | 2022-04-22 | 莱弗利科技(苏州)有限公司 | 一种低噪声干扰的数模混合芯片 |
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