CN1557023A - 用于包覆栅金属氧化物半导体场效应晶体管的方法 - Google Patents

用于包覆栅金属氧化物半导体场效应晶体管的方法 Download PDF

Info

Publication number
CN1557023A
CN1557023A CNA028185412A CN02818541A CN1557023A CN 1557023 A CN1557023 A CN 1557023A CN A028185412 A CNA028185412 A CN A028185412A CN 02818541 A CN02818541 A CN 02818541A CN 1557023 A CN1557023 A CN 1557023A
Authority
CN
China
Prior art keywords
substrate
side surfaces
source
layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA028185412A
Other languages
English (en)
Inventor
朴炳柱
古川俊治
杰克·曼德尔曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN1557023A publication Critical patent/CN1557023A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及一种包覆栅晶体管，其包括具有上表面和彼此相对的第一和第二侧表面的衬底。在衬底中形成源和漏区(28)，其间具有沟道区。沟道区从衬底的第一侧表面延伸到第二侧表面。在衬底上形成栅介电层(40)。在栅介电层(40)上形成栅电极(42)以自上表面和第一和第二侧表面覆盖沟道区，其间具有栅介质(40)。衬底是在SOI(绝缘体上硅)衬底或任一常规非SOI衬底的绝缘层上形成的硅岛(12)，并具有包括第一和第二侧表面的四个侧表面。在邻接与第一和第二侧表面垂直的第三和第四侧表面的衬底部分上形成源和漏区(28)。该包覆栅结构提供了在沟道区内更好和更快的电势控制，其导致陡峭的亚阈值斜度和对“体到源”电压的低灵敏度。

Description

用于包覆栅金属氧化物半导体场效应晶体管的方法
技术领域
本发明总体涉及金属氧化物半导体场效应晶体管(MOSFET)的制造，尤其涉及具有包覆栅结构的MOSFET器件。
背景技术
对与超大规模集成半导体器件有关的高性能和密度的需求增长要求高速度和可靠性以及增加制造生产量，以具有竞争力。
在加工期间通常用体硅起始材料、绝缘体上的硅(silicon on insulator，SOI)起始材料或由体半导体起始材料形成的SOI材料来形成包括晶体管的集成电路。在起始材料(即衬底)上形成栅介电层，通常为氧化物，和在栅介电层上形成栅电极，通常为多晶硅。通常通过离子注入在衬底中形成源区和漏区，在栅电极下面的区域用作源区和漏区之间的沟道区。
随着器件尺寸的缩小，工业界已经关注新的问题和挑战，并没有伴随着具有较小密度的较大器件的特征。其中，主要的挑战就是实现对衬底电势的更好栅控制，用于更陡峭的亚阈值斜度和对于“体到源”电压的更低灵敏度，以增加有效栅宽度，以改善短沟道效应和降低纽结效应(kink effect)。因此，需要新的晶体管操作设计，提供对上述问题和挑战的解决方案。
发明内容
本发明的目的是提供一种改进的晶体管结构，其提供了衬底电势的改进栅控制、陡峭的亚阈值斜度和对“体到源”电压的低敏感。
在以下的介绍中将部分地阐述本发明的附加优点和其它特征，并且对于本领域普通技术人员来说，通过审查下文，这些附加优点和其它特征将变得明显，或者可以从本发明的实践中得出。如在所附权利要求中特别指出的那样，可以实现和获得本发明的优点。
按照本发明，通过一种半导体器件可以部分地实现上述和其它目的，该半导体器件包括具有上表面和基本上彼此平行的第一和第二侧表面的衬底。在衬底内的第一和第二侧表面之间布置一沟道区。源区和漏区形成在衬底中并由沟道区分隔。在衬底的上表面和第一和第二侧表面上布置栅电极，其间具有栅氧化物。
本发明的另一方案是一种半导体器件的制造方法，该方法包括形成具有上表面和第一和第二侧表面的衬底的步骤。在衬底中形成源区和漏区，其间具有沟道区。在衬底的上表面和第一和第二侧表面上形成栅氧化物以覆盖沟道区。在栅氧化物上形成栅电极，使得栅电极从衬底的所述上表面和第一和第二侧表面覆盖在沟道区上。
通过以下的详细介绍，本发明的附加优点对本领域普通技术人员来说是显而易见的，其中示出并介绍了本发明的优选实施例。如将认识到的那样，本发明可有其它和不同的实施例，并且它的几个细节能够在各个方面加以变化，所有这些不脱离本发明。因此，附图和介绍自然地被认为是说明性的而非限制性的。
附图说明
从以下参照附图对本发明优选实施例的详细介绍，更易理解上述和其它目的、方案和优点，在附图中：
图1A描绘了按照本发明实施例的SOI衬底的一部分的俯视图，在SOI衬底上形成了氮化物衬垫层，在其间具有虚设栅氧化物层；
图1B描绘了沿图1A示出部分的2-2’线剖开的剖面图；
图1C描绘了沿图1A示出部分的1-1’线剖开的剖面图；
图1D描绘了沿图1A示出部分的3-3’线剖开的剖面图；
图2A描绘了在凹陷蚀刻步骤之后的图1A部分，其中SOI衬底的顶硅层被蚀刻掉以具有四个侧表面；
图2B描绘了在凹陷蚀刻步骤之后的图1B部分，尤其描绘了暴露出顶硅层的第一和第二侧表面；
图2C描绘了在凹陷蚀刻步骤之后的图1C部分，尤其描绘了暴露出顶硅层的第三和第四侧表面；
图2D描绘了在凹陷蚀刻步骤之后的图1D部分，尤其描绘了暴露出顶硅层的第一和第二侧表面；
图3A描绘了当在顶硅层的暴露侧表面上形成氧化物侧壁的氧化步骤和在氧化物侧壁上形成非晶硅侧壁的非晶硅淀积步骤和非晶硅蚀刻步骤之后的图2A部分；
图3B描绘了在氧化、非晶硅淀积和非晶硅蚀刻步骤之后的图2B部分，尤其描绘了顶硅层的第一和第二侧表面分别由非晶硅侧壁覆盖，其间具有氧化物侧壁；
图3C描绘了在氧化、非晶硅淀积和非晶硅蚀刻步骤之后的图2C部分，尤其描绘了顶硅层的第三和第四侧表面分别由非晶硅侧壁覆盖，其间具有氧化物侧壁；
图3D描绘了在氧化、非晶硅淀积和非晶硅蚀刻步骤之后的图2D部分，尤其描绘了顶硅层的第一和第二侧表面分别由非晶硅侧壁覆盖，其间具有氧化物侧壁；
图4A描绘了在用填充氧化物填充非晶硅侧壁周围的空隙的氧化物淀积步骤和暴露氮化物衬垫层的平坦化步骤之后的图3A部分；
图4B描绘了在氧化物淀积步骤和平坦化步骤之后的图3B部分，尤其描绘了用填充氧化物填充邻近顶硅层的第一和第二侧表面的空隙；
图4C描绘了在氧化物淀积步骤和平坦化步骤之后的图3C部分，尤其描绘了用填充氧化物填充邻近顶硅层的第三和第四侧表面的空隙；
图4D描绘了在氧化物淀积步骤和平坦化步骤之后的图3D部分，尤其描绘了用填充氧化物填充邻近顶硅层的第一和第二侧表面的空隙；
图5A描绘了在暴露虚设栅氧化物层的氮化物衬垫层剥离步骤和去除填充氧化物和非晶硅的上部的蚀刻步骤之后的图4A部分；
图5B描绘了在氮化物衬垫层剥离步骤以及填充氧化物和非晶硅蚀刻步骤之后的图4B部分，尤其描绘了暴露出虚设栅氧化物层；
图5C描绘了在氮化物衬垫层剥离步骤以及填充氧化物和非晶硅蚀刻步骤之后的图4C部分，尤其描绘了暴露出虚设栅氧化物层；
图5D描绘了在氮化物衬垫层剥离步骤以及填充氧化物和非晶硅蚀刻步骤之后的图4D部分，尤其描绘了暴露出虚设栅氧化物层；
图6A描绘了在多晶硅淀积步骤之后的图5A部分，其中在图5A所示的整个结构上淀积多晶硅；
图6B描绘了在多晶硅淀积步骤之后的图5B部分，其中在图5B所示的整个结构上淀积多晶硅；
图6C描绘了在多晶硅淀积步骤之后的图5C部分，其中在图5C所示的整个结构上淀积多晶硅；
图6D描绘了在多晶硅淀积步骤之后的图5D部分，其中在图5D所示的整个结构上淀积多晶硅；
图7A描绘了在形成虚设栅的多晶硅蚀刻步骤和去除未被虚设栅覆盖的非晶硅部分的非晶硅蚀刻步骤之后的图6A部分，多晶硅蚀刻步骤选择性地暴露出邻接顶硅层的第三和第四侧表面的虚设栅氧化物层部分；
图7B描绘了在多晶硅蚀刻步骤和非晶硅蚀刻步骤之后的图6B部分，其中去除了在虚设栅氧化物层上的多晶硅部分，并且去除了没有被上述图案化的虚设栅覆盖的非晶硅材料部分；
图7C描绘了在多晶硅蚀刻步骤和非晶硅蚀刻步骤之后的图6C部分，其中在虚设栅氧化物层上形成了虚设栅，以选择性地暴露邻接顶硅层的第三和第四侧表面的虚设栅氧化物层部分，并且去除了在顶硅层的第三和第四侧表面上的非晶硅部分；
图7D描绘了在多晶硅蚀刻步骤和非晶硅蚀刻步骤之后的图6D部分，其中在虚设栅氧化物层上形成了虚设栅，以保护其下的非晶硅在非晶硅蚀刻步骤期间不被蚀刻；
图8A描绘了在氧化物蚀刻步骤之后的图7A部分，其中除被虚设栅电极覆盖的部分之外的虚设栅氧化物层和填充栅氧化物被去除；
图8B描绘了在氧化物蚀刻步骤之后的图7B部分，其中去除了虚设栅氧化物层和填充栅氧化物的一部分，以暴露顶硅层的上表面和顶硅层的第一和第二侧表面的一部分；
图8C描绘了在氧化物蚀刻步骤之后的图7C部分，其中暴露了顶硅层的第三和第四侧表面和邻接其第三和第四侧表面的顶硅层的上表面部分；
图8D描绘了在氧化物蚀刻步骤之后的图8C部分，其中保护由虚设栅电极覆盖的虚设栅氧化物层不被蚀刻；
图9A描绘了在源/漏掺杂步骤之后的图8A部分，其中在顶硅层的暴露部分上形成源区和漏区；
图9B描绘了在源/漏掺杂步骤之后的图8B部分，其中在顶硅层和第一和第二侧表面中形成源/漏区；
图9C描绘了在源/漏掺杂步骤之后的图8C部分，其中在顶硅层和第三和第四侧表面中形成源/漏区；
图9D描绘了在源/漏掺杂步骤之后的图8D部分，其中由虚设栅电极阻挡在该区中的掺杂，由此在源区和漏区之间形成沟道区；
图10A描述了在虚设栅氧化物层蚀刻步骤之后的图9A部分，其中蚀刻掉邻接源区和漏区的虚设栅氧化物层的边缘部分，并且借助顶硅层的新暴露部分进行源/漏延伸掺杂以形成源/漏延伸区；
图10B描绘了在虚设栅氧化物层蚀刻步骤和源/漏延伸区掺杂步骤之后的图9B部分；
图10C描述了在虚设栅氧化物层蚀刻步骤和源/漏延伸区掺杂步骤之后的图9C部分，其中蚀刻掉邻接源区和漏区的虚设栅氧化物层的边缘部分，并且在源/漏区和沟道之间形成源/漏延伸区；
图10D描绘了在虚设栅氧化物层蚀刻步骤和源/漏延伸区掺杂步骤之后的图9D部分；
图11A描绘了沿图11B的4-4’线剖开的图10A所示部分的俯视图，尤其描绘了在沟道区的四个角中形成的源/漏延伸区；
图11B描绘了沿图11A的5-5’线剖开的剖面图，尤其描绘了沿源/漏区和沟道区之间的界面区形成的源/漏延伸区；
图11C描绘了沿图11A的6-6’线剖开的剖面图；
图12A描绘了在氮化物衬里淀积步骤和氧化物淀积/平坦化步骤之后的图10A部分；
图12B描绘了在氮化物衬里淀积步骤和氧化物淀积/平坦化步骤之后的图10B部分；
图12C描绘了在氮化物衬里淀积步骤和氧化物淀积/平坦化步骤之后的图10C部分；
图12D描绘了在氮化物衬里淀积步骤和氧化物淀积/平坦化步骤之后的图10D部分；
图13A描绘了在去除虚设栅电极的氮化物蚀刻步骤和多晶硅蚀刻步骤之后的图12A部分；
图13B描绘了在氮化物蚀刻步骤和多晶硅蚀刻步骤之后的图12B部分；
图13C描绘了在氮化物蚀刻步骤和多晶硅蚀刻步骤之后的图12C部分，其中去除了虚设栅电极；
图13D描绘了在氮化物蚀刻步骤和多晶硅蚀刻步骤之后的图12D部分，其中去除了虚设栅电极以及硅岛和填充氧化物之间的非晶硅；
图14A描绘了在氧化物蚀刻步骤和氮化物蚀刻步骤之后的图13A部分，其中去除了虚设栅氧化物层和氮化物衬里的暴露部分；
图14B描绘了在氧化物蚀刻步骤和氮化物蚀刻步骤之后的图13B部分；
图14C描绘了在氧化物蚀刻步骤和氮化物蚀刻步骤之后的图13C部分，其中去除了虚设栅氧化物层和氮化物衬里的暴露部分；
图14D描绘了在氧化物蚀刻步骤和氮化物蚀刻步骤之后的图13D部分，其中去除了覆盖顶硅层的上表面和第一和第二侧表面的虚设栅氧化物层；
图15A描绘了在栅介质淀积步骤之后的图14A部分，其中用栅介电层覆盖图14A所示的整个结构；
图15B描绘了在栅介质淀积步骤之后的图14B部分；
图15C描绘了在栅介质淀积步骤之后的图14C部分，尤其描绘了在顶硅层的沟道区上形成栅介电层；
图15D描绘了在栅介质淀积步骤之后的图14D部分，尤其描绘了在顶硅层的上表面和第一和第二侧表面上形成栅介电层；
图16A描绘了在形成栅电极的导电材料淀积步骤和平坦化步骤之后的图15A部分；
图16B描绘了在导电材料淀积步骤和平坦化步骤之后的图15B部分；
图16C描绘了在导电材料淀积步骤之后的图15C部分，尤其描绘了在栅介电层上形成栅电极；
图16D描绘了在导电材料淀积步骤之后的图15D部分，尤其描绘了栅电极被形成在顶硅层的上表面和第一和第二侧表面上，其间具有栅介电层；
图17A描绘了在形成暴露源/漏区的凹部之后的图16A部分；
图17B描绘了在形成暴露源/漏区的凹部之后的图16B部分，尤其描绘了延伸到顶硅层的上表面的凹部；
图17C描绘了在形成暴露源/漏区的凹部之后的图16C部分；
图17D描绘了在形成暴露源/漏区的凹部之后的图16D部分；
图18A描绘了在用导电材料填充凹部以形成源/漏接触之后的图17A部分；
图18B描绘了在用导电材料填充凹部以形成源/漏接触之后的图17B部分；
图18C描绘了在用导电材料填充凹部以形成源/漏接触之后的图17C部分；
图18D描绘了在用导电材料填充凹部以形成源/漏接触之后的图17D部分。
具体实施方式
本发明通过形成从多维度包围沟道区的包覆栅电极来提供一种改进栅控制设计。
现在参照附图，尤其是参照图1A-1D，示出了基于SOI衬底形成的结构。SOI衬底包括掩埋绝缘层10和在掩埋绝缘层10上形成的顶硅层12。没有示出其上形成有掩埋绝缘层10的底部硅衬底。如图1B、1C和1D所示，该结构还包括在顶硅层12上形成的虚设栅氧化物层14和在虚设栅氧化物层14上形成的氮化物衬垫层16。
如描绘该结构俯视图的图1A所示，衬垫氮化物层16整体覆盖该结构。图1B描绘了沿虚线2-2’剖开的该结构的剖面图。图1C描绘了沿虚线1-1’剖开的该结构的剖面图。图1D描绘了沿虚线3-3’剖开的该结构的剖面图。如图1A-1D所示，在SOI衬底上均匀地设置氮化物衬垫层16，其间具有虚设栅氧化物层14。
如图2A-2D所示，可通过常规光刻和蚀刻技术掩蔽并构图该结构。按照本发明的实施例，构图该结构以使顶硅层12具有第一、第二、第三和第四侧表面12A、12B、12C、12D，如图2A所示。该图案化的顶硅层12将称作“硅岛”，因为它被空隙包围。但是，不一定将顶硅层12加工成如在该特定实施例中所示出的那样具有四个侧表面。当然，除了提供其上表面之外，只要还向半导体衬底提供第一和第二侧表面，就可以实施本发明。
在图2A中，由虚线框表示硅岛12。虽然不是必须的，但在图2A中第一和第二侧表面A和B是彼此相对且平行的。第三和第四侧表面12C和12D也是彼此相对且平行的，且同时垂直于第一和第二侧表面。图2B和2D示出硅岛12的第一和第二侧表面12A和12B，并且图2C示出硅岛12的第三和第四侧表面12C和12D。
优选地，执行各向同性硅水平凹陷蚀刻，以致当硅岛12成形时，如图2A-2D所示，暴露的侧表面部分比上面的虚设栅氧化物层14或氮化物衬垫层16更加选择性地横向少量蚀刻掉。横向凹陷的程度应正好足够补偿在硅岛12′的四个侧表面的热氧化期间氧化物侧壁18的体积膨胀，即在形成氧化物侧壁18之后，氮化物衬垫层16、虚设栅氧化物层14和氧化物侧壁18的边缘应为垂线。
如图3A-3D所示，通过热氧化，在硅岛12的暴露侧表面12A、12B、12C和12D上形成氧化物侧壁18。随后，在整个结构上淀积非晶硅，并且执行蚀刻步骤，优选反应离子蚀刻，以在氮化物衬垫层16的侧表面和覆盖硅岛12的氧化物侧壁18上选择性地形成非晶硅层20。
图4A-4D描绘了在用填充氧化物22填充包围非晶硅20的空隙之后的结构。优选通过在整个结构上淀积氧化物并优选通过化学机械抛光来平坦化以暴露氮化物衬垫层16来形成填充氧化物22。如图5A-5D所示，执行蚀刻步骤以去除填充氧化物22和非晶硅20的上部，并去除氮化物衬垫层16以暴露虚设栅氧化物层14。
随后，如图6A-6D所示，在整个结构上淀积多晶硅24。如在图7A-7D中所描绘的，通过常规光刻和蚀刻技术构图多晶硅层24，以形成虚设多晶硅栅24。随后，优选通过常规硅过蚀刻技术，去除没有被虚设多晶硅栅电极24阻挡的非晶硅20部分。
如图7A中具体示出的那样，构图虚设多晶硅栅24以延伸到基本上垂直于硅岛12的第一和第二侧表面12A和12B的方向，并暴露虚设栅氧化物层14的上表面部分14A和14B。部分14A与硅岛12的第三侧表面12C靠近，部分14B与硅岛12的第四侧表面12D靠近。
图7B尤其描绘了沿图7A的2-2’线剖开的结构剖面图。因为图7B所示的结构的剖开部分未被多晶硅虚设栅电极24覆盖，所以去除非晶硅20，由此形成凹部26。反之，图7D描绘了沿图7A的3-3’线剖开的结构剖面图。因为多晶硅虚设栅电极24覆盖图7D所示结构的剖开部分，所以在多晶硅虚设栅电极24下面的非晶硅20被保护不被蚀刻掉。由此，如图7B、7C和7D所示，除了由虚设栅电极24掩蔽的非晶硅20部分之外，在氧化物侧壁18的侧表面周围形成凹部26。
如图8A-8D所示，优选通过反应离子蚀刻(reactive ion etching，RIE)步骤和氧化物湿法蚀刻步骤，去除除由虚设栅电极24覆盖的部分之外的氧化物侧壁18和虚设栅氧化物层14。如图8A、8B和8C所示，在蚀刻步骤期间，除了去除暴露的氧化物侧壁18之外，还蚀刻填充氧化物22的侧表面，由此横向扩展凹部26。但是，如图8D所示，由虚设栅电极24覆盖的结构部分被保护不执行蚀刻步骤。
图9A-9D描绘了在源/漏掺杂步骤之后的结构。在该实施例中，利用虚设栅电极24作为掩模，通过气相掺杂或等离子掺杂来形成源/漏区。先前，已经去除了除由虚设栅电极24覆盖的部分之外的虚设栅氧化物层14，由此暴露硅岛12的上表面的第一和第二部分12E和12F。而且，已经去除了除由虚设栅电极24覆盖的部分之外的氧化物侧壁18，由此暴露硅岛12的第三和第四侧表面12C和12D。而且，去除了覆盖硅岛12的第一和第二侧表面12A和12B的氧化物侧壁18，除了由虚设栅电极24阻挡的部分之外。因此，暴露出邻接第三侧表面12C和硅岛12的上表面的暴露第一部分12E的第一和第二侧表面12A和12B部分。同样，暴露出邻接第四侧表面12D和硅岛12的上表面的暴露第二部分12F的第一和第二侧表面A和B部分。
如果凹部26的高宽比(aspect ratio)很小，即，如果凹部相对于宽度很浅，离子注入可以替代气相掺杂或等离子掺杂。只要离子注入期间的几何遮蔽是可以忽略的就可以进行这种替代，在这种情况中足够的掺杂剂相对于顶表面传送到硅岛的底部。但是，随着高宽比的增加，几何遮蔽的效果变得严重，以致在硅岛12的底部存在比顶部少的掺杂剂，导致不均匀的阈值电压，并可能导致器件的满意度下降。在这种考虑下，优选采用气相掺杂或等离子掺杂，因为它们与较高电流强度的器件制造相匹配，不管几何位置如何，气相掺杂或等离子掺杂传送几乎相同的掺杂水平。
优选通过利用虚设栅电极24作为掩模的气相掺杂或等离子掺杂来形成源/漏区28。按照本发明的实施例，源/漏区28形成在硅岛12的暴露上表面部分12E和12F中并还延伸到第三和第四侧表面12C和12D以及第一和第二侧表面12A和12B的暴露部分。确切地说，如图9C所示，源/漏区28自硅岛12的上表面分别延伸到第三和第四侧表面12C和12D。而且，如图9B所示，源/漏区28自硅岛12的上表面延伸到硅岛12的第一和第二侧表面12A和12B。但是，如图9D所示，由虚设栅电极24掩蔽的上表面和第一和第二侧表面12A和12B部分被保护不受源/漏掺杂，由此形成位于源/漏区28之间的沟道区。可选择地，如果需要的话，可以通过离子注入执行附加源/漏掺杂，以仅增加表面12E和12F之下的掺杂水平。
如图10A-10D所示，蚀刻虚设栅氧化物层14的暴露边缘部分，用于随后的源/漏延伸区形成步骤。具体地，图10C描绘了选择性地蚀刻掉虚设栅氧化物层14的暴露边缘部分。优选执行湿法蚀刻，用于选择性虚设栅氧化物层蚀刻。随后，通过使用虚设栅电极24和虚设栅氧化物层14，优选通过气相掺杂或等离子掺杂来执行源/漏延伸区掺杂，以形成源/漏延伸区30。
图11A-11D描绘了图10A-10D中所示结构的不同剖面图，以说明如何在硅岛12的上表面和侧表面中形成源/漏延伸区30。图11A是图10A中所示结构沿图11B的4-4’线剖开的剖面图。图11B是图11A中所示结构沿图11A的5-5’线剖开的剖面图。图11C是图11A中所示结构沿6-6’线剖开的剖面图。
如图10C所示，沿在硅岛12的上表面中的源/漏区28和沟道区之间的界面形成源/漏延伸区30。如图11A所示，还沿着硅岛12的第一和第二侧表面12A和12B中的源/漏区28和沟道区之间的界面形成源/漏延伸区30。因此，源/漏延伸区30的两个带被制成类似倒“U”形，在硅岛12上不拐弯，并且设置在沟道与源和漏之间。
随后，如图12A-12D所示，在该结构上淀积层间介电层34，优选是氧化物，并优选通过化学机械抛光(CMP)平坦化层间介电层34。在形成层间介电层34之前，可以淀积氮化物衬里32。这能够使用BPSG(borophosphosilicate glass，硼磷硅玻璃)作为层间介质材料，并还防止掺杂剂在氧化物层间介电层34和掺杂源/漏区28之间扩散。执行平坦化以暴露出虚设栅电极24之上的氮化物衬里32部分。
如图13A至13D描绘的那样，去除虚设栅电极24。优选通过反应离子蚀刻(RIE)首先去除氮化物衬里32的暴露部分，并优选通过对虚设栅氧化物14具有选择性的多晶硅反应离子蚀刻来去除虚设栅电极24。如图13C所示这形成凹部36，并暴露非晶硅20。接着如图13D所示，通过继续对氧化物具有选择性的硅RIE，来去除先前由虚设栅电极24掩蔽的非晶硅20，由此形成凹部38。
随后，如图14A-14D所示，优选通过湿法蚀刻去除虚设栅氧化物层14和在凹部36中暴露的氮化物衬里32。如图13D所描绘的，在先前步骤中，虚设栅氧化物层14和氧化物侧壁18覆盖硅岛12的上表面和第一和第二侧表面A和B。如图14D所示，现在去除这些覆盖硅岛12的氧化物层，由此暴露硅岛12的上表面和第一和第二侧表面A和B。在湿法蚀刻工艺期间可以横向地扩展凹部38。
如图15A-15D所示，在暴露的上表面和第一和第二侧表面A和B上，淀积介质材料或执行氧化以形成栅介电层。在本实施例中，如图15A-15D所示，通过在整个结构上淀积介电层40来形成栅介电层。尤其是，图15D描绘了在硅岛12的暴露上表面和第一和第二侧表面上形成栅介电层40。但是，可由常规的氧化技术形成栅介电层。
按照本发明，首先形成并去除虚设栅氧化物层14，并在晶体管制造工艺的后序阶段形成实际的栅介电层40。这能够使用高介电常数(高k)材料(例如五氧化二钽(Ta2O5)、钛酸锶钡(BaXSr1-XTiO3)、硅酸钇等)作为栅介质材料。通常，高介电常数材料在高温处理下易于分解或离解。因为在栅介质淀积之前已经执行了所有的高温工艺，所以即使易受高温影响的材料可在此时采用，而不会对器件性能产生任何负面影响。结合下文介绍的包覆栅结构，高k栅介电层40能够进一步减小器件的尺寸。
随后，如图16A-16D描绘的那样，优选通过导电材料淀积和平坦化，填充凹部36和凹部38以形成栅电极42。尤其是如图16D所示，形成包覆栅结构，其中在硅岛12的上表面和第一和第二侧表面A和B上布置栅电极42。
栅电极材料可以选自各种材料，例如非晶硅、非晶硅锗、多晶硅、金属或金属合金。如图16A-16D所示，在淀积导电材料之后，执行平坦化使得栅电极42成形。如果非晶硅或非晶硅锗用作栅电极材料，可能需要附加的掩蔽和离子注入工艺，以增加栅电极42的导电性。
当完成栅电极的形成过程时，形成源/漏接触以提供到源区和漏区28的导电通路。如图17A-17D所示，通过常规掩蔽和构图技术，构图层间介电层34以暴露源/漏区28。尤其是如图17C所示，借助层间介电层34和氮化物衬里32，凹部44从介电层40延伸到源/漏区28。随后，如图18A-18D所示，淀积导电层以填充凹部44并执行平坦化，由此形成源/漏接触46。
通过形成从三个表面覆盖沟道区的栅电极，本发明基本上改善了对衬底电势的栅控制，其导致陡峭的亚阈值斜度和对“体到源”电压的低敏感。而且，与常规平面型MOSFET器件相比，通过延伸以覆盖硅岛12的侧表面A和B的栅电极42部分(即栅极延伸区)，基本上增加了有效栅极宽度。
包含NMOS和PMOS电路的CMOS电路的制造可能需要工艺设计的微小改进。对本领域普通技术人员来说，这可以是上面介绍的工艺设计的变型。在如图7A-7D介绍的虚设栅构图步骤期间，使用第一掩模来构图包含场效应晶体管(FET)的第一导电类型(N型或P型)的区域，同时在第一栅掩模之下的包含FET的第二导电类型的其它区域保留完好。工艺继续下去直到完成对应于图12A-12D的步骤。在该点，使用第二栅掩模，构图用于FET的第二导电类型的虚设栅极线，同时在第二掩模下面的、先前图案化的区域保留完好。在具有第一导电类型FET的先前图案化区域中，即使在去除第二掩模之后，层间介质34以及多晶硅24和虚设栅氧化物14的结合叠层保护下面的硅岛在第二导电类型FET的掺杂期间不被进一步掺杂。重复与7A-7D和12A-12D之间首先进行的类似处理顺序，终止于第二层间介质淀积和平坦化。由此，可以制造两种不同导电类型的FET。具有不同掺杂水平的FET的制造是简单的延伸，其中重复多次栅掩蔽和多次掺杂步骤。
因此，本发明提供了包覆栅结构，其中栅电极42从上表面和两个侧表面覆盖衬底12(例如硅岛)，其间具有栅介电层40。这能够在沟道区内实现更好和更快地电势控制，其导致陡峭的亚阈值斜度和对“体到源”电压的低敏感。
而且，使用包覆栅结构，与具有相同栅长度的常规MOSFET器件相比，增加了有效栅长度。这种栅宽度的增加通常导致导通电流的成倍增加。而且，因为本发明能够减小单个MOSFET晶体管所占据的空间(即硅岛的宽度)，所以即使在低掺杂浓度衬底的情况下也能实现完全耗尽的操作。因此，将获得导通电流、亚阈值斜度、体偏置敏感度和短沟道效应的改进，以及降低纽结效应。而且，从制造的观点来看，因为在制造步骤的后续阶段中形成了栅介电层，所以可以将高k材料用于栅介电层，以进一步减小器件的尺寸。
本领域普通技术人员容易认识到本发明的实施不一定需要SOI衬底，还可以使用常规的非SOI衬底来实施本发明。而且，作为这种类型器件的变型，可以制造电流增益显著的FET，其中栅的侧翼深度相当深，即具有非常高的高宽比，以最大化电流增益，同时在顶部的沟道是可以忽略的。由此，尽管依据单个优选实施例介绍了本发明，本领域普通技术人员将认识到可以在所附权利要求的精神和范围内改进地实施本发明。

Claims (29)

1.一种半导体器件，包括：
具有上表面和基本上彼此平行的第一和第二侧表面的衬底；
布置在所述衬底内的、在所述第一和第二侧表面之间的沟道区；
形成在所述衬底中并由所述沟道区间隔开的源/漏区；和
布置在所述衬底的所述上表面和所述第一和第二侧表面上的栅电极，其间具有栅介电层。
2.权利要求1的半导体器件，所述衬底还具有基本上彼此平行并基本上垂直于所述第一和第二侧表面的第三和第四侧表面，
其中分别在所述上表面的第一和第二部分中形成所述源/漏区，所述上表面的所述第一和第二部分分别邻接所述衬底的所述第三和第四侧表面并由所述沟道区间隔开。
3.权利要求2的半导体器件，其中所述沟道区从所述第一侧表面延伸到所述第二侧表面。
4.权利要求2的半导体器件，其中所述源/漏区从所述上表面的所述第一和第二部分分别延伸到所述衬底的所述第三和第四侧表面。
5.权利要求4的半导体器件，其中
所述源区还延伸到邻接所述第三表面和所述衬底的所述上表面的第一部分的所述第一和第二侧表面的第一部分，和
所述漏区还延伸到邻接所述第四表面和所述衬底的所述上表面的第二部分的所述第一和第二侧表面的第二部分。
6.权利要求5的半导体器件，还包括分别形成在所述衬底的所述上表面和所述第一和第二侧表面中的、在所述沟道区与所述源区和漏区之间的源/漏延伸区。
7.权利要求6的半导体器件，还包括：
覆盖所述衬底的层间介电层；和
从所述层间介电层延伸到所述源/漏区的源/漏接触。
8.权利要求1的半导体器件，其中所述衬底是绝缘体上硅(SOI)衬底的一部分。
9.权利要求8的半导体器件，其中所述衬底是布置在所述SOI衬底的绝缘层上的硅岛。
10.权利要求1的半导体器件，其中所述栅介电层是高k材料。
11.一种半导体器件，包括：
设置在于半导体衬底中形成的源区和漏区之间的沟道区；
设置在所述沟道区上的栅电极；和
从所述栅电极延伸到所述半导体衬底的第一和第二侧表面的栅延伸区，所述第一和第二侧表面位于所述沟道区的相对端。
12.权利要求11的半导体器件，还包括在所述沟道区和所述栅电极/栅延伸区之间的栅介电层。
13.权利要求12的半导体器件，所述半导体衬底具有第三和第四侧表面，其中在邻接所述第三和第四侧表面的所述上表面的第一和第二部分中分别形成所述源/漏区。
14.权利要求13的半导体器件，其中所述源/漏区从所述上表面的所述第一和第二部分分别延伸到所述第三和第四侧表面。
15.一种半导体器件的制造方法，包括步骤：
形成具有上表面与第一和第二侧表面的衬底；
在所述衬底中形成其间具有沟道区的源区和漏区；
在所述衬底的所述上表面和所述第一和第二侧表面上形成栅氧化物以覆盖所述沟道区；和
在所述栅氧化物上形成栅电极以使所述栅电极自所述衬底的所述上表面和所述第一和第二侧表面覆在所述沟道区上。
16.权利要求15的方法，形成所述衬底的步骤包括：
在所述衬底的所述上表面上形成第一掩模层，和
蚀刻所述衬底以形成所述第一和第二侧表面。
17.权利要求16的方法，所述蚀刻步骤还包括蚀刻所述衬底以形成第三和第四侧表面的步骤。
18.权利要求17的方法，形成所述源区和漏区的所述步骤包括步骤：
在所述衬底的所述上表面上形成第二掩模层以选择性地暴露所述第三和第四侧表面和邻接衬底的所述第三和第四侧表面的所述上表面和所述第一和第二侧表面部分；和
通过气相掺杂、等离子掺杂或成角度离子注入，在所述第三和第四侧表面和所述衬底的所述上表面和所述第一和第二侧表面的所述暴露部分中形成所述源区和漏区。
19.权利要求18的方法，包括：
形成牺牲层以选择性暴露所述第三和第四侧表面和邻接衬底的所述第三和第四侧表面的所述上表面和所述第一和第二侧表面的所述部分；
在所述牺牲层上形成所述第二掩模层；
执行气相掺杂或等离子掺杂以形成所述源区和漏区；
选择性蚀刻所述牺牲层以去除面向所述衬底的所述第三和第四侧表面的所述牺牲层的边缘部分；
借助所述牺牲层的所述去除边缘部分，执行第二杂质原子的气相掺杂、等离子掺杂或成角度离子注入，以在所述沟道区和所述源区和漏区之间的衬底中形成源/漏延伸区。
20.权利要求19的方法，其中形成所述栅氧化物的所述步骤包括步骤：
在衬底和所述第二掩模层上淀积层间介质；
平坦化所述层间介质以暴露所述第二掩模层的顶表面；
选择性地去除所述第二掩模层和所述牺牲层，以形成暴露出由所述第二掩模层在先掩蔽的所述衬底的所述上表面和所述第一和第二侧表面部分的通孔；和
在由所述通孔暴露的所述衬底的所述上表面和所述第一和第二侧表面上淀积氧化物层以形成所述栅氧化物。
21.权利要求20的方法，其中形成所述栅电极的所述步骤包括步骤：
用导电材料填充所述通孔；和
平坦化所述导电材料的上表面，以形成自所述衬底的所述上表面和所述第一和第二侧表面覆在所述沟道区上的所述栅电极，其间具有所述栅氧化物。
22.权利要求21的方法，还包括步骤：
形成从所述层间介质的上表面分别延伸到由所述源区和漏区占据的所述衬底的所述上表面部分的沟槽；和
用导电材料填充所述沟槽以形成源/漏接触。
23.权利要求19的方法，其中形成所述衬底的步骤还包括：
在体衬底上形成绝缘层；
在所述绝缘层上形成表面衬底，所述表面衬底具有所述上表面；
在所述表面衬底的所述上表面上形成所述牺牲层；
在所述牺牲层上形成衬垫层；
在所述衬垫层上形成所述第一掩模层；
执行所述蚀刻步骤以去除没有被所述第一掩模层掩蔽的所述衬垫层、牺牲层和表面衬底部分，由此形成具有所述第一、第二、第三和第四侧表面的所述表面衬底，并暴露所述绝缘层。
24.权利要求23的方法，还包括步骤：
在所述衬底的所述第一、第二、第三和第四侧表面和所述牺牲层的侧表面上形成保护层；
在所述氮化物层和所述氧化物保护层的侧表面上淀积非晶硅；
在所述暴露的绝缘层和所述衬垫层上形成填充氧化物层；
平坦化来去除所述衬垫层以暴露所述保护层的上表面。
25.权利要求24的方法，其中形成第二掩模层的所述步骤包括：
淀积掩模材料以覆盖所述保护层、非晶硅层和填充层；和
蚀刻所述掩模材料以形成所述第二掩模层。
26.权利要求25的方法，还包括步骤：
去除除由所述多晶硅层掩蔽的部分之外的所述非晶硅；和
蚀刻除由所述第二掩模层掩蔽的部分之外的所述保护层和牺牲层，以选择性地暴露所述第三和第四侧表面和邻接衬底的所述第三和第四侧表面的所述上表面和所述第一和第二侧表面的所述部分。
27.一种包覆栅晶体管的制造方法，包括步骤：
形成第一和第二硅岛，每个具有上表面和至少第一和第二侧表面；
形成第一掩模层以选择性地暴露部分所述第一硅岛；
在所述第一硅岛的所述暴露部分中形成其间具有沟道区的、第一导电类型的源区和漏区；
形成第二掩模层以选择性地暴露部分所述第一硅岛；
在所述第二硅岛的所述暴露部分中形成其间具有沟道区的、第二导电类型的源区和漏区；
在所述第一和第二硅岛的上表面和第一和第二侧表面上分别形成栅氧化物；和
分别在所述栅氧化物上形成栅电极，以使每个栅电极自各自硅岛的所述上表面和所述第一和第二侧表面覆在各自的沟道区上。
28.权利要求27的方法，其中通过气相掺杂、等离子掺杂或成角度离子注入形成第一和第二导电类型的所述源区和漏区。
29.一种包覆栅晶体管的制造方法，包括步骤：
在绝缘体上硅(SOI)衬底的上部硅衬底中形成至少两个沟槽，其中所述至少两个沟槽形成在所述上部硅衬底的相对端并限定所述上部硅衬底的第一和第二侧表面；
在所述上部硅衬底内形成源/漏区和其间的沟道区；
在所述沟道区上设置栅电极，所述栅电极延伸到所述上部硅衬底的所述第一和第二侧表面上。
CNA028185412A 2001-09-21 2002-09-17 用于包覆栅金属氧化物半导体场效应晶体管的方法 Pending CN1557023A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/961,010 2001-09-21
US09/961,010 US6509611B1 (en) 2001-09-21 2001-09-21 Method for wrapped-gate MOSFET

Publications (1)

Publication Number Publication Date
CN1557023A true CN1557023A (zh) 2004-12-22

Family

ID=25503955

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA028185412A Pending CN1557023A (zh) 2001-09-21 2002-09-17 用于包覆栅金属氧化物半导体场效应晶体管的方法

Country Status (9)

Country Link
US (1) US6509611B1 (zh)
EP (1) EP1436843A4 (zh)
JP (1) JP4081006B2 (zh)
KR (1) KR100690422B1 (zh)
CN (1) CN1557023A (zh)
AU (1) AU2002343408A1 (zh)
MY (1) MY126185A (zh)
TW (1) TWI255529B (zh)
WO (1) WO2003025977A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109003953A (zh) * 2018-08-08 2018-12-14 中山大学 一种散热片

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6686231B1 (en) * 2002-12-06 2004-02-03 Advanced Micro Devices, Inc. Damascene gate process with sacrificial oxide in semiconductor devices
US7041542B2 (en) * 2004-01-12 2006-05-09 Advanced Micro Devices, Inc. Damascene tri-gate FinFET
US7084018B1 (en) 2004-05-05 2006-08-01 Advanced Micro Devices, Inc. Sacrificial oxide for minimizing box undercut in damascene FinFET
KR100668954B1 (ko) * 2004-12-15 2007-01-12 동부일렉트로닉스 주식회사 박막트랜지스터 제조 방법
US7841199B2 (en) * 2005-05-17 2010-11-30 American Power Conversion Corporation Cold aisle isolation
JP4942951B2 (ja) * 2005-06-14 2012-05-30 シャープ株式会社 Ｍｏｓ型トランジスタの製造方法及びｍｏｓ型トランジスタ
US8053318B2 (en) * 2009-06-25 2011-11-08 International Business Machines Corporation FET with replacement gate structure and method of fabricating the same
CN104425378B (zh) * 2013-09-04 2017-07-14 中芯国际集成电路制造(上海)有限公司 Cmos反相器的栅极的形成方法
US9236480B2 (en) 2013-10-02 2016-01-12 Globalfoundries Inc. Methods of forming finFET semiconductor devices using a replacement gate technique and the resulting devices
US10559492B2 (en) * 2017-11-15 2020-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning methods for semiconductor devices and structures resulting therefrom

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3460863B2 (ja) * 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
US5414287A (en) * 1994-04-25 1995-05-09 United Microelectronics Corporation Process for high density split-gate memory cell for flash or EPROM
US5512517A (en) * 1995-04-25 1996-04-30 International Business Machines Corporation Self-aligned gate sidewall spacer in a corrugated FET and method of making same
US5689127A (en) * 1996-03-05 1997-11-18 International Business Machines Corporation Vertical double-gate field effect transistor
JPH09293793A (ja) * 1996-04-26 1997-11-11 Mitsubishi Electric Corp 薄膜トランジスタを有する半導体装置およびその製造方法
US6288431B1 (en) * 1997-04-04 2001-09-11 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
US6242775B1 (en) * 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
FR2799305B1 (fr) * 1999-10-05 2004-06-18 St Microelectronics Sa Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu
US6355532B1 (en) * 1999-10-06 2002-03-12 Lsi Logic Corporation Subtractive oxidation method of fabricating a short-length and vertically-oriented channel, dual-gate, CMOS FET

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109003953A (zh) * 2018-08-08 2018-12-14 中山大学 一种散热片

Also Published As

Publication number Publication date
WO2003025977A3 (en) 2003-08-14
EP1436843A4 (en) 2008-11-26
US6509611B1 (en) 2003-01-21
WO2003025977A2 (en) 2003-03-27
EP1436843A2 (en) 2004-07-14
JP2005504435A (ja) 2005-02-10
MY126185A (en) 2006-09-29
JP4081006B2 (ja) 2008-04-23
KR20040028965A (ko) 2004-04-03
TWI255529B (en) 2006-05-21
KR100690422B1 (ko) 2007-03-09
AU2002343408A1 (en) 2003-04-01

Similar Documents

Publication Publication Date Title
CN1293637C (zh) 具有应变沟道的互补式金属氧化物半导体及其制作方法
CN1293635C (zh) 可同时具有部分耗尽晶体管与完全耗尽晶体管的芯片及其制作方法
CN1272855C (zh) 双栅极晶体管及其制造方法
CN1235291C (zh) 半导体器件和半导体器件的制造方法
CN1201401C (zh) 半导体器件
CN1291499C (zh) 用于双栅极逻辑器件的中间制品及其制造方法
CN1716542A (zh) 在半导体装置的多栅极晶体管上形成栅极电极的方法
CN1290040A (zh) 场效应晶体管及其制造方法
CN1722436A (zh) 半导体装置
CN1755945A (zh) 半导体器件
CN1674298A (zh) 场效应晶体管
CN1956222A (zh) 半导体装置及其制造方法
CN1257554C (zh) 金属氧化物半导体晶体管及其制造方法
CN1396660A (zh) 半导体集成电路器件及其制造方法
CN1645628A (zh) 绝缘栅极型半导体装置及其制造方法
CN101950735B (zh) 高压器件
CN101038936A (zh) 绝缘体上半导体衬底和器件及其形成方法
CN1909247A (zh) 场效应晶体管及其制造方法
CN1805153A (zh) 半导体器件及其制造方法
CN1941380A (zh) 具有铟掺杂子区域的栅隔离区的半导体结构
CN1868069A (zh) 用于减少短沟道效应的凹陷沟道快闪架构
CN1685524A (zh) 半导体器件及其制造方法
CN1761071A (zh) 半导体器件及其制造方法
CN101030541A (zh) 半导体晶体管元件及其制作方法
CN1300854C (zh) 镶嵌栅极多台面式金氧半场效应晶体管及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Open date: 20041222