CN1534863A - 振荡电路 - Google Patents

Abstract

本发明在实现广振荡频率范围的振荡电路中，提供一种相对于控制振荡频率的电流具有优越的振荡频率直线性的振荡电路。为了使基于来自作为振荡电路内的恒定电流源的PMOS晶体管(MP1)、(MP2)、(MP3)的恒定电流充电或恒定电流放电的振荡输出的振幅不依存于振荡频率成为一定的值，而将作为限制该振荡输出的振幅的限制元件的NMOS晶体管(MN4)、(MN5)、(MN6)串联地***到上述恒定电流源(MP1)、(MP2)、(MP3)的漏极侧。

Description

振荡电路

技术领域

本发明涉及振荡电路，特别涉及用于对记录重放装置所必需的能够在广频带使用的PLL电路的振荡电路。

背景技术

现有的振荡电路作为延迟电路使用***了用来分别限制到GND侧的电流值的PMOS晶体管和NMOS晶体管的变换电路，使得能够根据控制电压控制延迟时间，并以环状级联连接该延迟电路而构成(参照例如非专利文献1)。

以下使用图12～图17，说明现有的振荡电路的结构、动作。图12是展示现有的振荡电路的电路结构的一个例子的图。

如图12所示，现有的振荡电路由以下部件构成：由通过从电流控制端子2输入的电压控制的PMOS晶体管构成的恒定电流源；由通过从该恒定电流源输出的恒定电流充电，如果超过阈值电压则成为ON状态的NMOS晶体管构成的开关元件。通过使从上述电流控制端子2输入的电压变化，来使上述恒定电流的大小变化，由此，改变上述开关元件充电到上述阈值电压的期间的长度，并改变振荡周期T。

以下，详细说明上述振荡电路的结构。图12所示的MP1、MP2、MP3是PMOS晶体管，MN1、MN2、MN3是NMOS晶体管，上述PMOS晶体管MP1、MP2、MP3的栅极连接电流控制端子2，它们的源极与电源连接，另外，上述NMOS晶体管MN1、MP2、MP3的源极与地连接。然后，PMOS晶体管MP1的漏极在连接点A1与NMOS晶体管MN1的漏极连接，构成将上述NMOS晶体管MN1的栅极输入作为输入，将连接点A1作为输出的第1延迟电路。相同地，通过PMOS晶体管MP2和NMOS晶体管MN2构成第2延迟电路，通过PMOS晶体管MP3和NMOS晶体管MN3构成第3延迟电路。

所以，具有级联连接结构，使得上述第1延迟电路的输出A1与上述第2延迟电路的输入连接，该第2延迟电路的输出A2与上述第3延迟电路的输入连接，该第3延迟电路的输出A3与上述第1延迟电路的输入连接。

对于以上那样构成的现有的振荡电路，根据图13的定时图说明其动作。图13是展示图12所示的现有的振荡电路的连接点A1、连接A2、连接点A3的动作定时图的图，图13中的点划线是NMOS晶体管MN1、MN2、MN3的阈值电压。

首先，作为恒定电流源的PMOS晶体管MP1、MP2、MP3流过与从电流控制端子2输入的电压对应的恒定电流。另外，在此为了简化说明，将对各连接点A1、A2、A3的电位从电源电压迁移到MN1、MN2、MN3的阈值电压以下的迁移时间假设为0的理想状态进行说明。

如图13所示，在t1的时刻由于连接点A1的电位超过了NMOS晶体管MN2的阈值电压，所以NMOS晶体管MN2成为ON状态，在该NMOS晶体管MN2成为ON状态的时刻，连接点A2的电位成为阈值电压以下。然后，在该连接点A2的电位成为阈值电压以下的时刻NMOS晶体管MN3成为OFF状态，连接点A3开始通过从PMOS晶体管MP3输出的恒定电流被充电。

然后，从t2到t3的期间，连接点A3接在前期间(t1～t2)后面通过从PMOS晶体管MP3输出的恒定电流被充电。然后，在作为该期间的开始时刻的t2时刻，由于连接点A3的电位超过了NMOS晶体管MN1的阈值电压，所以NMOS晶体管MN1成为ON状态，在该NMOS晶体管MN1成为ON状态的时刻，连接点A1的电位成为阈值电压以下。然后，在该连接点A1的电位成为阈值电压以下的时刻，NMOS晶体管MN2成为OFF状态，连接点A2开始通过从PMOS晶体管MP2输出的恒定电流充电。

然后，从t3到t4的期间，连接点A2接在前期间(t2～t3)后面通过从PMOS晶体管MP2输出的恒定电流被充电。然后，在作为该期间的开始时刻的t3时刻，由于连接点A2的电位超过了NMOS晶体管MN3的阈值电压，所以NMOS晶体管MN3成为ON状态，在该NMOS晶体管MN3成为ON状态的时刻，连接点A3的电位成为阈值电压以下。然后，在该连接点A3的电位成为阈值电压以下的时刻，NMOS晶体管MN1成为OFF状态，连接点A1开始通过从PMOS晶体管MP1输出的恒定电流充电。以后，通过循环进行上述的从t1到t4的期间的动作，振荡电路以周期T进行振荡。

这样，振荡周期T成为了以下期间的合计：通过与从电流控制端子2输入的电压对应的从各PMOS晶体管MP1、MP2、MP3输出的恒定电流，NMOS晶体管MN1、MN2、MN3被充电，到该各NMOS晶体管MN1、MN2、MN3超过阈值电压为止的各期间。

所以，如果使从电流控制端子2输入的电压变化，使从各PMOS晶体管MP1、MP2、MP3输出的恒定电流变化，则能够使各NMOS晶体管MN1、MN2、MN3充电到阈值电压为止的各期间(t1～t2、t2～t3、t3～t4)的长度变化，由此，能够使作为它们的合计的振荡周期T变化。

在此，图13中的“V”是作为恒定电流源MP1～MP3和开关元件MN1～MN3的连接点A1～A3通过从恒定电流源MP1、MP2、MP3输出的恒定电流被充电的电位的充电到达电位，该充电到达电位V如上所述，依存于振荡周期T而变化。图15是展示上述现有结构的振荡电路的理想状态下的振荡特性的图，横轴是流过PMOS晶体管MP1、MP2、MP3的恒定电流，纵轴是作为振荡周期T的倒数的振荡频率。所以，如图15所示，一般在振荡周期T长的情况下，由于充电各连接点的恒定电流小所以充电达到电位V低，相反在振荡周期T短的情况下，由于上述恒定电流大所以充电到达电位高。

在以上的动作说明中，假设了振荡电路的各连接点A1、A2、A3的电位从充电到达电位V到阈值电压的迁移时间为0，在NMOS晶体管MN1、MN2、MN3成为ON状态的时刻各连接点A1、A2、A3的电位迁移到阈值电压以下，但是实际上，各连接点A1、A2、A3的电位从充电到达电位V迁移到阈值电压以下时的迁移时间是必需的，例如为图14所示的那样。图14是展示在图12所示的现有的振荡电路中，考虑了上述各连接点A1、A2、A3的电位从充电到达电位迁移到阈值电压以下的迁移时间时的连接点A3的动作定时图的图，图14中的“ΔT”是连接点A3从充电到达电位V迁移到NMOS晶体管MN1的阈值电压以下为止的时间。即，说明了以下情况：在图13所示的理想状态下，在t3的时刻与NMOS晶体管MN3成为ON状态同时地，连接点A3的电位成为阈值电压以下，在该t3的时刻连接点A1开始通过从PMOS晶体管MP1输出的恒定电流充电，但实际上如图14所示的那样，在t3的时刻NMOS晶体管MN3成为ON状态，从成为ON状态的时刻开始已经成为了充电到达电位V的连接点A3的电位下降，在从t3的时刻开始经过了迁移时间ΔT后的t3’的时刻，连接点A3的电位成为NMOS晶体管MN1的阈值电压以下，如果连接点A3的电位成为阈值电压以下，则NMOS晶体管MN1成为OFF状态，因而连接点A1从t3’的时刻开始通过从PMOS晶体管MP1输出的恒定电流开始充电。

根据以上说明，实际的振荡周期T’为：

T’＝(从t1到t2的期间+ΔT)+(从t2到t3的期间+ΔT)+(从t3到t4的期间+ΔT)，相对于没有考虑各连接点A1～A3从充电达到电位V迁移到阈值电压以下的迁移时间ΔT的理想的振荡周期T，实际的振荡周期T’为

T’＝T+3*ΔT。

在此，迁移时间ΔT如上所示，是各连接点A1、A2、A3的电位从充电达到电位V迁移到各NMOS晶体管MN1、MN2、MN3的阈值电压以下为止的时间。所以，如图6所示，在振荡周期T1短的情况下，由于充电达到电位V1高所以迁移时间ΔT长，相反在振荡周期T2长的情况下，由于充电到达电位V2低所以迁移时间ΔT2短。

所以，考虑了这样的迁移时间ΔT的情况下的上述现有结构的振荡电路的振荡特性由于依存于振荡周期T而迁移时间ΔT变化，另外，依存于流过PMOS晶体管MP1、MP2、MP3的恒定电流而振荡周期T变化，所以如图17所示，相对于恒定电流的振荡频率的直线性恶化。

非专利文献1：岩田穆著，“CMOS模拟电路设计技术”，脱里凯普斯计划部编辑，脱里凯普斯公司。

如上所述，现有的振荡电路的结构由于是如果使振荡周期T变化则充电到达电位V变化的结构，所以各连接点A1～A3的电位从上述充电到达电位V迁移到NMOS晶体管的阈值电压以下的迁移时间ΔT依存于振荡周期T而变化。所以，该振荡周期T由于依存于从作为恒定电流源的PMOS晶体管输出的恒定电流源，所以在现有的振荡电路的结构中，如图17所示，具有相对于恒定电流的振荡频率的直线性恶化的问题。

发明内容

本发明就是为了解决上述那样的现有的振荡电路的问题而提出的，其目的是提供一种通过使各连接点的充电到达电位V不依存于振荡周期T成为一定，而相对于恒定电流的振荡频率的直线性优越、具有广振荡频率范围的振荡电路。

为了解决上述问题，本发明相关的振荡电路具备输出与从控制电流端子输入的电压对应的恒定电流的多个恒定电流源；通过从该恒定电流源输出的恒定电流充电或放电，如果超过了某阈值电压则切换ON、OFF状态的多个开关元件，在使来自上述控制电流端子的电压变化，使上述开关元件充电或放电到上述阈值电压为止的时间变化，使振荡周期变化的振荡电路中，设置基于上述恒定电流的将上述恒定电流源和上述开关元件的连接点的充电到达电位或放电到达电位限制为一定值的限制元件。

由此，能够不依存于振荡频率地将上述恒定电流源和上述开关元件的连接点的充电到达电位、或放电到达电位保持为一定，即使振荡频率范围变广，也能够得到保持了线性的振荡特性的振荡电路。

进而，在本发明相关的振荡电路中，上述限制元件由NMOS晶体管或PMOS晶体管构成。

由此，能够不扩大电路规模地不依存于振荡频率地高效率地将上述恒定电流源和上述开关元件的连接点的充电到达电位或放电到达电位限制为一定值。

进而，在本发明相关的振荡电路中，上述限制元件由至少一个电阻构成。

由此，能够不扩大电路规模地不依存于振荡频率地高效率地将上述恒定电流源和上述开关元件的连接点的充电到达电位或放电到达电位限制为一定值。

另外，在本发明相关的振荡电路中，将第1延迟电路、第2延迟电路、第3延迟电路级联地连接起来，其中该第1延迟电路使将电流控制端子作为栅极输入、将电源作为源极输入的PMOS晶体管MP1的漏极连接到NMOS晶体管MN4的漏极，将该NMOS晶体管MN4的栅极输入连接到电源，在连接点A1将NMOS晶体管MN4的源极和NMOS晶体管MN1的漏极连接起来，将该NMOS晶体管MN1的源极接地，将上述NMOS晶体管MN1的栅极输入作为输入，将上述连接点A1作为输出而构成，该第2延迟电路使将上述电流控制端子作为栅极输入、将电源作为源极输入的PMOS晶体管MP2的漏极连接到NMOS晶体管MN5的漏极，将该NMOS晶体管MN5的栅极输入连接到电源，在连接点A2将NMOS晶体管MN5的源极和NMOS晶体管MN2的漏极连接起来，将该NMOS晶体管MN2的源极接地，将上述NMOS晶体管MN2的栅极输入作为输入，将上述连接点A2作为输出而构成，该第3延迟电路使将上述电流控制端子作为栅极输入、将电源作为源极输入的PMOS晶体管MP3的漏极连接到NMOS晶体管MN6的漏极，将该NMOS晶体管MN6的栅极输入连接到电源，在连接点A3将NMOS晶体管MN6的源极和NMOS晶体管MN3的漏极连接起来，将该NMOS晶体管MN3的源极接地，将上述NMOS晶体管MN3的栅极输入作为输入，将上述连接点A3作为输出而构成，使得将上述第1延迟电路的输出A1连接到上述第2延迟电路的输入，将该第2延迟电路的输出A2连接到上述第3延迟电路的输入，将该第3延迟电路的输出A3连接到上述第1延迟电路的输入。

由此，由于通过将栅极输入固定为电源的NMOS晶体管MN4、MN5、MN6将连接点A1、A2、A3取得上限的电位限制为只比电源电压低NMOS晶体管MN4、MN5、MN6的阈值电压Vt的电位，所以能够限制连接点A1、A2、A3的充电到达电位，其结果是即使振荡频率范围变广，也能够得到具有线性的振荡特性的振荡电路。

进而，本发明相关的振荡电路将上述NMOS晶体管MN4、MN5、MN6的栅极输入设置为任意的固定电位。

由此，由于通过将栅极输入设置为任意的固定电位的NMOS晶体管MN4、MN5、MN6将连接点A1、A2、A3取得上限的电位限制为比任意的固定电位只低MN4、MN5、MN6的阈值电压Vt的电位，所以能够限制连接点A1、A2、A3的充电到达电位，其结果是即使振荡频率范围变广，也能够得到具有线性的振荡特性的振荡电路。

另外，在本发明相关的振荡电路中，将第1延迟电路、第2延迟电路、第3延迟电路级联地连接起来，其中该第1延迟电路使将电流控制端子作为栅极输入、将地作为源极输入的NMOS晶体管MN1的漏极连接到PMOS晶体管MP4的漏极，将该PMOS晶体管MP4的栅极输入连接到地，在连接点A1将PMOS晶体管MP4的源极和PMOS晶体管MP1的漏极连接起来，将该PMOS晶体管MP1的源极与电源连接，将上述PMOS晶体管MP1的栅极输入作为输入，将上述连接点A1作为输出而构成，该第2延迟电路使将上述电流控制端子作为栅极输入、将地作为源极输入的NMOS晶体管MN2的漏极连接到PMOS晶体管MP5的漏极，将该PMOS晶体管MP5的栅极输入连接到地，在连接点A2将PMOS晶体管MP5的源极和PMOS晶体管MP2的漏极连接起来，将该PMOS晶体管MP2的源极连接到电源，将上述PMOS晶体管MP2的栅极输入作为输入，将上述连接点A2作为输出而构成，该第3延迟电路使将上述电流控制端子作为栅极输入、将地作为源极输入的NMOS晶体管MN3的漏极连接到PMOS晶体管MP6的漏极，将该PMOS晶体管MP6的栅极输入连接到地，在连接点A3将PMOS晶体管MP6的源极和PMOS晶体管MP3的漏极连接起来，将该PMOS晶体管MP3的源极连接到电源，将上述PMOS晶体管MP3的栅极输入作为输入，将上述连接点A3作为输出而构成，使得将上述第1延迟电路的输出A1连接到上述第2延迟电路的输入，将该第2延迟电路的输出A2连接到上述第3延迟电路的输入，将该第3延迟电路的输出A3连接到上述第1延迟电路的输入。

由此，由于通过将栅极输入固定为地的PMOS晶体管MP4、MP5、MP6将连接点A1、A2、A3取得下限的电位限制为只比地高MP4、MP5、MP6的阈值电压Vt的电位，所以能够限制连接点A1、A2、A3的放电到达电位，其结果是即使振荡频率范围变广，也能够得到具有线性的振荡特性的振荡电路。

进而，本发明相关的振荡电路将上述PMOS晶体管MP4、MP5、MP6的栅极输入设置为任意的固定电位。

由此，由于通过将栅极输入设置为任意的固定电位的PMOS晶体管MP4、MP5、MP6将连接点A1、A2、A3取得下限的电位限制为比任意的固定电位只高MP4、MP5、MP6的阈值电压Vt的电位，所以能够限制连接点A1、A2、A3的充放电到达电位，其结果是即使振荡频率范围变广，也能够得到具有线性的振荡特性的振荡电路。

另外，在本发明相关的振荡电路中，将第1延迟电路、第2延迟电路、第3延迟电路级联地连接起来，其中该第1延迟电路使将电流控制端子作为栅极输入、将电源作为源极输入的PMOS晶体管MP1和PMOS晶体管MP2中的、PMOS晶体管MP1的漏极连接到NMOS晶体管MN13的漏极、PMOS晶体管MP2的漏极连接到NMOS晶体管MN14的漏极，将该NMOS晶体管MN13、NMOS晶体管MN14的栅极输入连接到电源，在连接点A1将上述NMOS晶体管MN13的源极和NMOS晶体管MN1以及NMOS晶体管MN2的漏极连接起来，在连接点A2将上述NMOS晶体管MN14的源极和NMOS晶体管MN4以及NMOS晶体管MN3的漏极连接起来，将上述NMOS晶体管MN1、NMOS晶体管MN2、NMOS晶体管MN3和NMOS晶体管MN4的源极接地，将上述NMOS晶体管MN1的栅极输入作为正极性侧输入，将上述NMOS晶体管MN4的栅极输入作为负极性侧输入，将上述连接点A1作为负极性侧输出，将上述连接点A2作为正极性侧输出而构成，该第2延迟电路使将电流控制端子作为栅极输入、将电源作为源极输入的PMOS晶体管MP3和PMOS晶体管MP4中的、PMOS晶体管MP3的漏极连接到NMOS晶体管MN15的漏极、PMOS晶体管MP4的漏极连接到NMOS晶体管MN16的漏极，将该NMOS晶体管MN15、NMOS晶体管MN16的栅极输入连接到电源，在连接点A3将上述NMOS晶体管MN15的源极和NMOS晶体管MN5以及NMOS晶体管MN6的漏极连接起来，在连接点A4将上述NMOS晶体管MN16的源极和NMOS晶体管MN7以及NMOS晶体管MN8的漏极连接起来，将上述NMOS晶体管MN5、NMOS晶体管MN6、NMOS晶体管MN7和NMOS晶体管MN8的源极接地，将上述NMOS晶体管MN5的栅极输入作为正极性侧输入，将上述NMOS晶体管MN8的栅极输入作为负极性侧输入，将上述连接点A3作为负极性侧输出，将上述连接点A4作为正极性侧输出而构成，该第3延迟电路使将电流控制端子作为栅极输入、将电源作为源极输入的PMOS晶体管MP5和PMOS晶体管MP6中的、PMOS晶体管MP5的漏极连接到NMOS晶体管MN17的漏极、PMOS晶体管MP6的漏极连接到NMOS晶体管MN18的漏极，将该NMOS晶体管MN17、NMOS晶体管MN18的栅极输入连接到电源，在连接点A5将上述NMOS晶体管MN17的源极和NMOS晶体管MN9以及NMOS晶体管MN10的漏极连接起来，在连接点A6将上述NMOS晶体管MN18的源极和NMOS晶体管MN11以及NMOS晶体管MN12的漏极连接起来，将上述NMOS晶体管MN9、NMOS晶体管MN10、NMOS晶体管MN11和NMOS晶体管MN12的源极接地，将上述NMOS晶体管MN9的栅极输入作为正极性侧输入，将上述NMOS晶体管MN12的栅极输入作为负极性侧输入，将上述连接点A5作为负极性侧输出，将上述连接点A6作为正极性侧输出而构成，使得将上述第1延迟电路的负极性侧输出A1连接到上述第2延迟电路的正极性侧输入，将上述第1延迟电路的正极性侧输出A2连接到上述第2延迟电路的负极性侧输入，将上述第2延迟电路的负极性侧输出A3连接到上述第3延迟电路的正极性侧输入，将上述第2延迟电路的正极性侧输出A4连接到上述第3延迟电路的负极性侧输入，将上述第3延迟电路的负极性侧输出A5连接到上述第1延迟电路的正极性侧输入，将上述第3延迟电路的正极性侧输出A6连接到上述第1延迟电路的负极性侧输入。

由此，由于通过将栅极输入固定为电源的NMOS晶体管MN13、MN14、MN15、MN16、MN17、MN18将连接点A1、A2、A3、A4、A5、A6取得上限的电位限制为比电源电压只低NMOS晶体管MN13、MN14、MN15、MN16、MN17、MN18的阈值电压Vt的电位，所以能够限制连接点A1、A2、A3、A4、A5、A6的充电到达电位，其结果是即使振荡频率范围变广，也能够得到具有线性的振荡特性的振荡电路。

进而，本发明相关的振荡电路将上述NMOS晶体管MN13、MN14、MN15、MN16、MN17、MN18的栅极输入设置为任意的固定电位。

由此，由于通过将栅极输入设置为任意的固定电位的NMOS晶体管MN13、MN14、MN15、MN16、MN17、MN18将连接点A1、A2、A3、A4、A5、A6取得上限的电位限制为比任意的固定电位只低MN13、MN14、MN15、MN16、MN17、MN18的阈值电压Vt的电位，所以能够限制连接点A1、A2、A3、A4、A5、A6的充电到达电位，其结果是即使振荡频率范围变广，也能够得到具有线性的振荡特性的振荡电路。

进而，本发明相关的振荡电路将延迟电路的级联连接段数设置为N段(N是2以上的整数)。

由此，不论延迟电路的连接段数有几个，都能够限制基于上述恒定电流的上述连接点的充电到达电位或放电到达电位，即使振荡频率范围变广，也能够得到具有线性的振荡特性的振荡电路。

通过本发明的振荡电路，对于用来通过与从电流控制端子输入的电压对应的恒定电流进行充电或放电的恒定电流源，在恒定电流源和开关元件的连接点设置不依存于振荡周期地将基于该电流源地充电到达电位或放电到达电位限制为一定电位的限制元件，因而在振荡频率范围广的振荡电路中，能够保持相对于上述恒定电流的振荡频率的直线性。

附图说明

图1是展示本发明的实施例1相关的振荡电路的结构的图。

图2是展示本发明的实施例1相关的振荡电路的理想状态下的动作的定时图。

图3是展示本发明的实施例1相关的振荡电路的实际动作的定时图。

图4是展示本发明的实施例1相关的振荡电路的振荡特性的图。

图5是展示本发明的实施例1相关的振荡电路的另一个结构的图。

图6是展示本发明的实施例1相关的振荡电路的另一个结构的图。

图7是展示本发明的实施例2相关的振荡电路的结构的图。

图8是展示本发明的实施例2相关的振荡电路的理想状态下的动作的定时图。

图9是展示本发明的实施例2相关的振荡电路的实际动作的定时图。

图10是展示本发明的实施例3相关的振荡电路的结构的图。

图11是展示本发明的实施例3相关的振荡电路的理想状态下的动作的定时图。

图12是展示现有的振荡电路的结构的一个例子的图。

图13是展示现有的振荡电路的理想状态下的动作的定时图。

图14是展示现有的振荡电路的实际动作的定时图。

图15是展示现有的振荡电路的理想状态的振荡特性的图。

图16是展示在现有的振荡电路中，为振荡周期T1、T2时的充电到达电位V1、V2和迁移时间ΔT1、ΔT2的图。

图17是展示现有的振荡电路的实际的振荡特性的图。

具体实施方式

(实施例1)

以下，使用图1～图4说明本发明的实施例1。

首先，使用图1说明本实施例1相关的振荡电路的结构。图1是展示本实施例1的振荡电路的电路结构的图。

如图1所示，本实施例1的振荡电路是由以下部件构成：由通过从电流控制端子2输入的电压控制的PMOS晶体管MP1、MP2、MP3构成的恒定电流源；由通过从该恒定电流源输出的恒定电流充电，如果超过阈值电压则成为ON状态的NMOS晶体管MN1、MN2、MN3构成的开关元件，并使从上述电流控制端子2输入的电压变化，改变上述开关元件充电到阈值电压的时间的长度，从而使振荡周期T变化的振荡电路，在该振荡电路中，在其上述恒定电流源和开关元件之间具备限制元件，该限制元件限制基于从该恒定电流源输出的恒定电流的充电到达电位，使之不依存于振荡周期T地成为一定的值。

以下，更详细地说明上述振荡电路的结构。在本发明的实施例1的振荡电路中，如下这样构成第1延迟电路：使将电流控制端子2作为栅极输入、将电源作为源极输入的作为恒定电流源的PMOS晶体管MP1的漏极连接到NMOS晶体管MN4的漏极，将该NMOS晶体管MN4的栅极输入连接到电源，在连接点A1将NMOS晶体管MN4的源极和NMOS晶体管MN1的漏极连接起来，将该NMOS晶体管MN1的源极接地，将上述NMOS晶体管MN1的栅极输入作为输入，将上述连接点A1作为输出；如下这样构成第2延迟电路：使将上述电流控制端子作为栅极输入、将电源作为源极输入的PMOS晶体管MP2的漏极连接到NMOS晶体管MN5的漏极，将该NMOS晶体管MN5的栅极输入连接到电源，在连接点A2将NMOS晶体管MN5的源极和NMOS晶体管MN2的漏极连接起来，将该NMOS晶体管MN2的源极接地，将上述NMOS晶体管MN2的栅极输入作为输入，将上述连接点A2作为输出；如下这样地构成第3延迟电路：使将上述电流控制端子作为栅极输入、将电源作为源极输入的PMOS晶体管MP3的漏极连接到NMOS晶体管MN6的漏极，将该NMOS晶体管MN6的栅极输入连接到电源，在连接点A3将NMOS晶体管MN6的源极和NMOS晶体管MN3的漏极连接起来，将该NMOS晶体管MN3的源极接地，将上述NMOS晶体管MN3的栅极输入作为输入，将上述连接点A3作为输出。

然后，将第1延迟电路的输出A1连接到上述第2延迟电路的输入，将第2延迟电路的输出A2连接到第3延迟电路的输入，将第3延迟电路的输出A3连接到第1延迟电路的输入，而具有级联连接的结构。

参照图2的定时图说明如上所述构成的本实施例1的振荡电路的动作。图2是展示本发明的实施例1的振荡电路的连接点A1、连接点A2、连接点A3的动作定时图，图2中的点划线是NMOS晶体管MN1、MN2、MN3的阈值电压。

首先，作为恒定电流源的PMOS晶体管MP1、MP2、MP3流过与从电流控制端子输入的电压对应的恒定电流。另外，在以下说明中，为了简化说明，以以下的理想状态进行说明，即各连接点A1、A2、A3的电位从作为开关元件的NMOS晶体管MN1、MN2、MN3成为ON状态后迁移到该NMOS晶体管MN1、MN2、MN3的阈值电压为止所花费的时间为0。所以，在该连接点A2的电位成为阈值电压以下的时刻MMOS晶体管MN3成为OFF状态，连接点A3通过从PMOS晶体管MP3输出的恒定电流开始充电。

然后，从t2到t3的期间，连接点A3接在前期间(t1～t2)后面通过从PMOS晶体管MP3输出的恒定电流被充电。然后，在作为该期间的开始时刻的t2时刻，由于连接点A3的电位超过了NMOS晶体管MN1的阈值电压，所以NMOS晶体管MN1成为ON状态，在该NMOS晶体管MN1成为ON状态的时刻，连接点A1的电位成为阈值电压以下。然后，在该连接点A1的电位成为阈值电压以下的时刻，NMOS晶体管MN2成为OFF状态，连接点A2开始通过从PMOS晶体管MP2输出的恒定电流充电。

然后，从t3到t4的期间，连接点A2接在前期间(t2～t3)后面通过从PMOS晶体管MP2输出的恒定电流被充电。然后，在作为该期间的开始时刻的t3时刻，由于连接点A2的电位超过了NMOS晶体管MN3的阈值电压，所以NMOS晶体管MN3成为ON状态，在该NMOS晶体管MN3成为ON状态的时刻，连接点A3的电位成为阈值电压以下。然后，在该连接点A3的电位成为阈值电压以下的时刻，NMOS晶体管MN1成为OFF状态，连接点A1开始通过从PMOS晶体管MP1输出的恒定电流充电。

以后，通过循环进行上述的从t1到t4的期间的动作，本实施例1的振荡电路以周期T进行振荡。

这样，振荡周期T成为以下期间的合计：通过与从电流控制端子2输入的电压对应地从各PMOS晶体管MP1、MP2、MP3输出的恒定电流，各连接点A1、A2、A3的电位充电到各个NMOS晶体管MN1、MN2、MN3的阈值电压为止的期间。

所以，在如上所示的一连串振荡动作中，通过使从电流控制端子2输入的电压变化，并使从PMOS晶体管MP1、MP2、MP3输出的恒定电流变化，使到各连接点A1、A2、A3的电位充电到各NMOS晶体管MN1、MN2、MN3阈值电压为止的各期间的长度变化，能够使振荡周期T变化。

在此，图2中的“V”是通过从PMOS晶体管MP1、MP2、MP3输出的恒定电流被充电的充电到达电位，在本实施例1中，上述充电到达电位V通过作为向栅极输入了电源电压的限制元件的NMOS晶体管MN4、MN5、MN6，被限制为比电源电压只低NMOS晶体管MN4、MN5、MN6的阈值电压Vt的电位。所以，由于比该电源电压只低阈值电压Vt的电位是一定的电位，所以不论振荡周期T长还是短，被限制为该电位的充电到达电位V都不依存于各振荡周期T地成为一定的电位。

在以上的说明中，说明了各连接点A1、A2、A3的电位从充电到达电位V迁移到阈值电压的各迁移时间为0的理想状态下的情况，但实际上，上述迁移时间并不为0，例如为如图3所示的那样。图3是展示在图1所示的实施例1的振荡电路中，考虑了上述各连接点A1、A2、A3的电位从充电到达电位迁移到阈值电压的迁移时间时的连接点3的动作定时图的图，图3中的“ΔT”是连接点A3的电位从充电到达电位迁移到NMOS晶体管MN1的阈值电压为止所花费的时间。即，说明了在图2所示的迁移时间为0的理想状态下，在t3的时刻与NMOS晶体管MN3成为ON状态同时地，连接点A3的电位成为阈值电压以下，在该t3的时刻，连接点A1开始通过从PMOS晶体管MP1输出的恒定电流充电的情况，但实际上，如图3所示，在t3的时刻NMOS晶体管MN3成为ON状态，在经过了连接点A3的电位迁移到NMOS晶体管MN1的阈值电压的迁移时间ΔT后，在t3’的时刻，连接点A1开始通过从PMOS晶体管MP1输出的恒定电流充电。

根据以上所述，实际的振荡周期T’为：

T’＝(从t1到t2的期间+ΔT)+(从t2到t3的期间+ΔT)+(从t3到t4的期间+ΔT)，

相对于没有考虑各连接点A1～A3从充电达到电位V迁移到阈值电压的迁移时间ΔT的理想的振荡周期T，实际的振荡周期T’为

T’＝T+3*ΔT。

在此，在现有的振荡电路中，由于充电到达电位V依存于振荡周期变化，所以迁移时间ΔT也依存于振荡周期变化，但在本实施例1中，如上所述，充电到达电位V由于不依存于振荡周期，成为只比电源电压低NMOS晶体管MN4、MN5、MN6的阈值电压Vt的一定的电位，所以迁移时间ΔT也成为一定。

所以，在本实施例1中，即使对振荡周期考虑迁移时间ΔT，由于迁移时间ΔT不依存于振荡周期是一定的，所以本实施例1的振荡电路的考虑了迁移时间ΔT的振荡特性并不如图17所示的现有电路的振荡特性那样，相对于恒定电流的振荡频率的直线性并不恶化，如图4所示，能够保持相对于恒定电流的振荡频率的直线性。

如上所述，通过本实施例1，在连接了振荡电路的作为恒定电流源的各PMOS晶体管MP1、MP2、MP3和作为开关元件的各NMOS晶体管MN1、MN2、MN3的各连接点A1、A2、A3***将栅极输入固定为电源的NMOS晶体管MN4、MN5、MN6，因而能够将连接点A1、A2、A3取得上限的电位限制为只比电源电压低NMOS晶体管MN4、MN5、MN6的阈值电压Vt的电位，使连接点A1、A2、A3的充电到达电位V不依存于振荡周期T而成为一定的电位，因而能够使连接点A1、A2、A3的电位从充电到达电位V迁移到NMOS晶体管MN1、MN2、MN3的阈值电压的迁移时间ΔT成为一定，其结果是，能够改善从作为恒定电流源的PMOS晶体管MP1、MP2、MP3输出的恒定电流所对应的振荡频率的直线性。

另外，在本实施例1中，将NMOS晶体管MN4、MN5、MN6的栅极输入设置为电源电压，但也可以将它设置为任意的固定电位。在这种情况下，连接点A1、A2、A3取得上限的电位被限制为只比上述任意的固定电位低NMOS晶体管MN4、MN5、MN6的阈值电压Vt的电位。

另外，在实施例1中，举例说明了将各连接点A1、A2、A3的充电到达电位V限制为不依存于振荡电路的振荡周期而成为一定值的限制元件是将栅极输入设置为电源电压或任意的固定电位的NMOS晶体管MN4、MN5、MN6的情况的例子，但上述限制元件并不只限于NMOS晶体管，只要是将各连接点A1、A2、A3的充电到达电位V限制为不依存于振荡电路的振荡周期而成为一定值的元件都可以。例如，举例电阻或二极管等。图5、图6是展示本实施例1的振荡电路的另一个结构的图，在图5中，作为限制各连接点A1、A2、A3的充电到达电位V的限制元件为电阻R1～R3，在图6中，作为该限制元件在作为恒定电流源的PMOS晶体管MP1、MP2、MP3的漏侧设置二极管D1～D3。另外，图6所示的振荡电路的动作与上述图1所示的振荡电路相同，因而省略说明。

(实施例2)

以下，使用图7～图9说明本发明的实施例2。

在上述实施例中，举例说明了输出与从控制电流端子输入的电压对应的恒定电流的恒定电流源由PMOS晶体管MP1、MP2、MP3构成，通过改变该恒定电流的大小，使由NMOS晶体管MN1、MN2、MN3构成的开关元件充电到阈值电压为止的期间的长度变化，来改变其振荡周期T的振荡电路的例子，但在本实施例2中，说明以下情况：上述恒定电流源由NOMOS晶体管构成，上述开关元件由PMOS晶体管构成，通过改变从该恒定电流源输出的恒定电流的大小，使开关元件放电到阈值电压为止的期间的长度变化，来改变其振荡周期T的振荡电路。

首先，使用图7说明本实施例2相关的振荡电路的结构。图7是展示本实施例2的振荡电路的结构的图。

如图7所示，本实施例2的振荡电路是由以下部件构成：由通过从电流控制端子2输入的电压被控制的NMOS晶体管构成的恒定电流源；由通过从该恒定电流源输出的恒定电流被放电，如果成为阈值电压以下则成为ON状态的PMOS晶体管构成的开关元件，并通过使从上述电流控制端子2输入的电压变化，来改变上述开关元件放电到阈值电压的时间的长度，从而使振荡周期T变化的振荡电路，在该振荡电路中，在其上述恒定电流源和开关元件之间设置限制元件，该限制元件限制基于从该恒定电流源输出的恒定电流的放电到达电位，使之不依存于振荡周期T地成为一定的值。

以下，更详细地说明上述振荡电路的结构。在本发明的实施例2的振荡电路中，如下这样构成第1延迟电路：使将电流控制端子2作为栅极输入、将地作为源极输入的作为恒定电流源的NMOS晶体管MN1的漏极连接到作为限制元件的PMOS晶体管MP4的漏极，将该PMOS晶体管MP4的栅极输入连接到电源，在连接点A1将PMOS晶体管MP4的源极和作为开关元件的PMOS晶体管MP1的漏极连接起来，将该PMOS晶体管MP1的源极与电源连接，将上述PMOS晶体管MP1的栅极输入作为输入，将上述连接点A1作为输出；相同地如下这样构成第2延迟电路：使将上述电流控制端子2作为栅极输入、将电源作为源极输入的NMOS晶体管MN2的漏极、作为开关元件的PMOS晶体管MP2、作为限制基于从该恒定电流输出的恒定电流的放电到达电位的限制元件的PMOS晶体管MP5连接起来，将上述PMOS晶体管MP2的栅极输入作为输入，在连接点A2将上述PMOS晶体管MP5的源极与该PMOS晶体管MP2的漏极连接起来，并将上述连接点A2作为输出；进而，如下这样地构成第3延迟电路：同样将作为恒定电流源的NMOS晶体管MN3、作为限制元件的PMOS晶体管MP6、作为开关元件的PMOS晶体管MP3连接起来，将上述NMOS晶体管MN3的栅极输入作为输入，在连接点A3将上述NMOS晶体管MN6的源极和该NMOS晶体管MN3的漏极连接起来，并将上述连接点A3作为输出。

然后，将第1延迟电路的输出A1连接到第2延迟电路的输入，将第2延迟电路的输出A2连接到第3延迟电路的输入，将第3延迟电路的输出A3连接到第1延迟电路的输入，而具有级联连接的结构。

参照图8的定时图说明如上所述构成的本实施例2的振荡电路的动作。图8是展示本发明的实施例2的振荡电路的连接点A1、连接点A2、连接点A3的动作定时图，图8中的点划线是PMOS晶体管MP1、MP2、MP3的阈值电压。

首先，作为恒定电流源的NMOS晶体管MN1、MN2、MN3流过与从电流控制端子2输入的电压对应的恒定电流。另外，在以下说明中，为了简化说明，以以下的理想状态进行说明，即各连接点A1、A2、A3的电位从作为开关元件的PMOS晶体管MP1、MP2、MP3成为ON状态后迁移到该PMOS晶体管MP1、MP2、MP3的阈值电压为止所花费的时间为0。

如图8所示，由于在t1的时刻连接点A1的电位成为PMOS晶体管MP2的阈值电压以下，所以PMOS晶体管MP2成为ON状态，在该PMOS晶体管MP2成为ON状态的时刻连接点A2的电位成为阈值电压以上。所以，在该连接点A2的电位成为阈值电压以上的时刻PMOS晶体管MP3成为OFF状态，连接点A3通过从NMOS晶体管MN3输出的电流开始放电。

然后，从t2到t3的期间，连接点A3接在前期间(t1～t2)后面通过从NMOS晶体管MN3输出的恒定电流被放电。然后，在作为该期间的开始时刻的t2时刻，由于连接点A3的电位成为了PMOS晶体管MP1的阈值电压以下，所以该PMOS晶体管MP1成为ON状态，在该PMOS晶体管MP1成为ON状态的时刻，连接点A1的电位成为阈值电压以上。然后，在该连接点A1的电位成为阈值电压以上的时刻，PMOS晶体管MP2成为OFF状态，连接点A2开始通过从NMOS晶体管MN2输出的恒定电流放电。

然后，从t3到t4的期间，连接点A2接在前期间(t2～t3)后面通过从NMOS晶体管MN2输出的恒定电流被放电。然后，在作为该期间的开始时刻的t3时刻，由于连接点A2的电位成为了PMOS晶体管MP3的阈值电压以下，所以PMOS晶体管MP3成为ON状态。在该连接点A3的电位成为阈值电压以上的时刻，PMOS晶体管MP1成为OFF状态，连接点A1开始通过从NMOS晶体管MN1输出的恒定电流放电。

以后，通过循环进行上述的从t1到t4的动作，本实施例2相关的振荡电路以周期T进行振荡。

这样，振荡周期T成为以下期间的合计：通过与从电流控制端子2输入的电压对应地从NMOS晶体管MN1、MN2、MN3输出的恒定电流，各连接点A1、A2、A3的电位放电到各个PMOS晶体管MP1、MP2、MP3的阈值电压为止的期间。

所以，在以上的一连串振荡动作中，通过使从电流控制端子2输入的电压变化，并使从NMOS晶体管MN1、MN2、MN3输出的恒定电流变化，使到各连接点A1、A2、A3的电位放电到PMOS晶体管MP1、MP2、MP3阈值电压为止的各期间的长度变化，能够使振荡周期T变化。

在此，图8中的”V”是通过从NMOS晶体管MN1、MN2、MN3输出的恒定电流被放电的放电到达电位，在本实施例2中，上述放电到达电位V通过作为向栅极输入了地电位的PMOS晶体管MP4、MP5、MP6，被限制为比地电位只高PMOS晶体管MP4、MP5、MP6的阈值电压Vt的电位。所以，由于比该地电位只高阈值电压Vt的电位是一定的电位，所以不论振荡周期T长还是短，被限制为该电位的放电到达电位V都不依存于各振荡周期T地成为一定的电位。

在以上的说明中，说明了各连接点A1、A2、A3的电位从放电到达电位V迁移到阈值电压的各迁移时间为0的理想状态下的情况，但实际上，上述迁移时间并不为0，例如为如图9所示的那样。图9是展示在图7所示的实施例2的振荡电路中，考虑了上述各连接点A1、A2、A3的电位从放电到达电位V迁移到阈值电压的迁移时间时的连接点3的动作定时图的图，图9中的“ΔT”是连接点A3的电位从放电到达电位V迁移到PMOS晶体管MP1的阈值电压为止所花费的时间。即，说明了在图7所示的迁移时间为0的理想状态下，在t3的时刻与PMOS晶体管MP3成为ON状态同时地，连接点A3的电位成为阈值电压以上，在该t3的时刻，连接点A1开始通过从NMOS晶体管MN1输出的恒定电流放电的情况，但实际上，如图9所示，在t3的时刻PMOS晶体管MP3成为ON状态，在经过了连接点A3的电位迁移到PMOS晶体管MP1的阈值电压的迁移时间ΔT后，在t3’的时刻，连接点A1开始通过从NMOS晶体管MN1输出的恒定电流放电。

根据以上所述，实际的振荡周期T’为：

T’＝(从t1到t2的期间+ΔT)+(从t2到t3的期间+ΔT)+(从t3到t4的期间+ΔT)，

相对于没有考虑各连接点A1～A3从放电达到电位V迁移到阈值电压的迁移时间ΔT的理想的振荡周期T，实际的振荡周期T’为

T’＝T+3*ΔT。

在此，在现有的振荡电路中，由于充电到达电位V依存于振荡周期而变化，所以迁移时间ΔT也依存于振荡周期T而变化，但在本实施例2中，如上所述，放电到达电位V由于不依存于振荡周期T，成为只比地电位高PMOS晶体管MP4、MP5、MP6的阈值电压Vt的一定的电位，所以迁移时间ΔT也成为一定。

在此，在现有的振荡电路中，由于放电到达电位V依存于振荡周期而变化，所以迁移时间ΔT也依存于振荡周期T而变化，但在本实施例2中，如上所述，放电到达电位V由于不依存于振荡周期T成为一定的电位，所以迁移时间ΔT也成为一定。

所以，在本实施例2中，即使对振荡周期考虑迁移时间ΔT，由于迁移时间ΔT不依存于振荡周期是一定的，所以本实施例2的振荡电路的考虑了迁移时间ΔT的振荡特性并不如图17所示的现有电路的振荡特性那样，相对于恒定电流的振荡频率的直线性并不恶化，能够保持相对于恒定电流的振荡频率的直线性。

如上所述，通过本实施例2，在连接了振荡电路的作为恒定电流源的各NMOS晶体管MN1、MN2、MN3和作为开关元件的各PMOS晶体管MP1、MP2、MP3的各连接点A1、A2、A3***将栅极输入固定为地电位的PMOS晶体管MP4、MP5、MP6，因而能够将连接点A1、A2、A3取得下限的电位限制为只比地电位高出PMOS晶体管MP4、MP5、MP6的阈值电压Vt的电位，使连接点A1、A2、A3的放电到达电位V不依存于振荡周期T而成为一定的电位，因而能够使连接点A1、A2、A3的电位从放电到达电位V迁移到PMOS晶体管MP1、MP2、MP3的阈值电压的迁移时间ΔT成为一定，能够改善从作为恒定电流源的NMOS晶体管MN1、MN2、MN3输出的恒定电流所对应的振荡频率的直线性。

另外，在本实施例2中，将PMOS晶体管MP4、MP5、MP6的栅极输入设置为地电位，但也可以将它设置为任意的固定电位。在这种情况下，连接点A1、A2、A3取得下限的电位被限制为只比上述任意的固定电位高PMOS晶体管MP4、MP5、MP6的阈值电压Vt的电位。

另外，在实施例2中，举例说明了将各连接点A1、A2、A3的放电到达电位V限制为不依存于振荡电路的振荡周期而成为一定值的限制元件是将栅极输入设置为地电位或任意的固定电位的PMOS晶体管MP4、MP5、MP6的情况的例子，但上述限制元件并不只限于PMOS晶体管，只要是将各连接点A1、A2、A3的放电到达电位V限制为不依存于振荡电路的振荡周期而成为一定值的元件都可以。例如，举例电阻或二极管等。

(实施例3)

以下，使用图10和图11说明本发明的实施例3。

在上述实施例1中，举例说明了输出与从控制电流端子2输入的电压对应的恒定电流的恒定电流源由PMOS晶体管MP1、MP2、MP3构成，通过改变该恒定电流的大小，使由NMOS晶体管MN1、MN2、MN3构成的开关元件充电到阈值电压为止的期间的长度变化，来改变其振荡周期T的振荡电路的例子，但在本实施例3中，说明以下情况：上述恒定电流源由PMOS晶体管构成，上述开关元件是NMOS晶体管的差动电路的结构。

首先，使用图10说明本实施例3相关的振荡电路的结构。图10是展示本实施例3的振荡电路的电路结构的图。

如图10所示，本实施例3的振荡电路由以下部件构成：由通过从电流控制端子2输入的电压被控制的PMOS晶体管构成的恒定电流源；由包含通过从该恒定电流源输出的恒定电流被充电，如果超过了阈值电压则成为ON状态的NMOS晶体管的差动电路构成的开关元件，并通过使从上述电流控制端子2输入的电压变化，来改变上述开关元件充电到阈值电压的时间的长度，从而使振荡周期T变化，在该振荡电路中，在其上述恒定电流源和开关元件之间设置限制元件，该限制元件限制基于从该恒定电流源输出的恒定电流的充电到达电位，使之不依存于振荡周期T地成为一定的值。

以下，更详细地说明上述振荡电路的结构。在本实施例3的振荡电路中，如下这样构成第1延迟电路：使将电流控制端子2作为栅极输入、将电源作为源极输入的作为恒定电流源的PMOS晶体管MP1和PMOS晶体管MP2中的、PMOS晶体管MP1的漏极连接到作为限制元件的NMOS晶体管MN13的漏极，并将PMOS晶体管MP2的漏极连接到作为限制元件的NMOS晶体管MN14的漏极，将该NMOS晶体管MN13和NMOS晶体管MN14的栅极输入连接到电源，在连接点A1将该NMOS晶体管MN13的源极与作为开关元件的NMOS晶体管MN1和NMOS晶体管MN2的漏极连接起来，在连接点A2将该NMOS晶体管MN14的源极与作为开关元件的NMOS晶体管MN4和NMOS晶体管MN3的漏极连接起来，将上述NMOS晶体管MN1、NMOS晶体管MN2、NMOS晶体管MN3和NMOS晶体管MN4的源极接地，将上述NMOS晶体管MN1的栅极输入作为正极性侧输入，将上述NMOS晶体管MN4的栅极输入作为负极性侧输入，将上述连接点A1作为负极性侧输出，将上述连接点A2作为正极性侧输出。然后同样地如下这样构成第2延迟电路：使将电流控制端子2作为栅极输入、将电源作为源极输入的作为恒定电流源的PMOS晶体管MP3和PMOS晶体管MP4、作为开关元件的具有差动电路结构的NMOS晶体管MN5、MN6、MN7、MN8和作为限制基于从上述恒定电流源输出的恒定电流的充电到达电位的限制元件的NMOS晶体管MN15、MN16连接起来，将上述NMOS晶体管MN5的栅极输入作为正极性侧输入，将上述NMOS晶体管MN8的栅极输入作为负极性侧输入，将上述连接点A3作为负极性输出，将上述连接点A4作为正极性侧输出。进而，同样地如下这样构成第3延迟电路：将作为恒定电流源的PMOS晶体管MP5和PMOS晶体管MP6、作为开关元件的NMOS晶体管MN17、MN18、作为开关元件的NMOS晶体管MN9～MN12连接起来，将上述NMOS晶体管MN9的栅极输入作为正极性侧输入，将上述NMOS晶体管MN12的栅极输入作为负极性侧输入，将上述连接点A5作为负极性输出，将上述连接点A6作为正极性侧输出。

然后，将第1延迟电路的负极性侧输出A1连接到第2延迟电路的正极性侧输入，将第1延迟电路的正极性侧输出A2连接到第2延迟电路的负极性侧输入，将第2延迟电路的负极性侧输出A3连接到第3延迟电路的正极性侧输入，将第2延迟电路的正极性侧输出A4连接到第3延迟电路的负极性侧输入，将第3延迟电路的负极性侧输出A5连接到第1延迟电路的正极性侧输入，将第3延迟电路的正极性侧输出A6连接到第1延迟电路的负极性侧输入，而具有级联连接的结构。

参照图11的定时图说明如上所述构成的本发明的实施例3的振荡电路的动作。图11是展示本发明的实施例3的振荡电路的连接点A1、连接点A2、连接点A3、连接点A4、连接点A5、连接点A6的动作定时图，图11中的点划线是NMOS晶体管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN12的阈值电压。

首先，作为恒定电流源的PMOS晶体管MP1、MP2、MP3、MP4、MP5、MP6流过与从电流控制端子2输入的电压对应的恒定电流。另外，在以下说明中，为了简化说明，以以下的理想状态进行说明，即各连接点A1、A2、A3、A4、A5、A6的电位从作为开关元件的NMOS晶体管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN12成为ON状态后迁移到该NMOS晶体管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN12的阈值电压以下为止所花费的时间为0。

如图11所示，由于在t1的时刻连接点A1的电位超过了NMOS晶体管MN5的阈值电压，所以NMOS晶体管MN5成为ON状态，在该NMOS晶体管MN5成为ON状态的时刻连接点A3的电位成为阈值电压以下。所以，在该连接点A3的电位成为阈值电压以下的时刻NMOS晶体管MN9成为OFF状态，连接点A5通过从PMOS晶体管MP5输出的恒定电流开始充电。

然后，从t2到t3的期间，连接点A5接在前期间(t1～t2)后面通过从PMOS晶体管MP5输出的恒定电流被充电。然后，在作为该期间的开始时刻的t2时刻，由于连接点A5的电位超过了NMOS晶体管MN1的阈值电压，所以该NMOS晶体管MN1成为ON状态，在该NMOS晶体管MN1成为ON状态的时刻，连接点A1的电位成为阈值电压以下。然后，在该连接点A1的电位成为阈值电压以下的时刻，NMOS晶体管MN5成为OFF状态，连接点A3开始通过从PMOS晶体管MP3输出的恒定电流充电。

然后，从t3到t4的期间，连接点A3接在前期间(t2～t3)后面通过从PMOS晶体管MP3输出的恒定电流被充电。然后，在作为该期间的开始时刻的t3时刻，由于连接点A3的电位超过了NMOS晶体管MN9的阈值电压，所以NMOS晶体管MN9成为ON状态，在该NMOS晶体管MN9成为阈值电压以下的时刻，连接点A5成为阈值电压以下。然后，在该连接点A5的电位成为阈值电压以下的时刻，NMOS晶体管MN1成为OFF状态，连接点A1开始通过从PMOS晶体管MP1输出的恒定电流充电。

另外，由于在t1的时刻连接点A6的电位超过了MN4的阈值电压，所以NMOS晶体管MN4成为ON状态，在该NMOS晶体管MN4成为ON状态的时刻连接点A2的电位成为阈值电压以下。所以，在该连接点A2的电位成为阈值电压以下的时刻NMOS晶体管MN4成为OFF状态，连接点A4通过从PMOS晶体管MP4输出的恒定电流开始充电。

然后，从t2到t3的期间，连接点A4接在前期间(t1～t2)后面通过从PMOS晶体管MP4输出的恒定电流被充电。然后，在作为该期间的开始时刻的t2时刻，由于连接点A4的电位超过了NMOS晶体管MN12的阈值电压，所以该NMOS晶体管MN12成为ON状态，在该NMOS晶体管MN12成为ON状态的时刻，连接点A6成为阈值电压以下。然后，在该连接点A6的电位成为阈值电压以下的时刻，NMOS晶体管MN4成为OFF状态，连接点A2开始通过从PMOS晶体管MP2输出的恒定电流充电。

然后，从t3到t4的期间，连接点A2接在前期间(t2～t3)后面通过从PMOS晶体管MP2输出的恒定电流被充电。然后，在作为该期间的开始时刻的t3时刻，由于连接点A2的电位超过了NMOS晶体管MN8的阈值电压，所以NMOS晶体管MN8成为ON状态，在连接点A4的电位成为阈值电压以下的时刻，NMOS晶体管MN12成为OFF状态，连接点A6开始通过从PMOS晶体管MP6输出的恒定电流充电。

然后，如果NMOS晶体管MN2、MN3、MN6、MN7、MN10、MN11的输入到各自的栅极的连接点的电位超过了阈值电压，则使与各个漏极连接的连接点的电位成为阈值电压以下。

以后，通过循环进行上述的从t1到t4的动作，本实施例3相关的振荡电路以周期T进行振荡。

这样，振荡周期T成为以下期间的合计：通过与从电流控制端子2输入的电压对应地从各PMOS晶体管MP1、MP2、MP3、MP4、MP5、MP6输出的恒定电流，各连接点A1、A2、A3、A4、A5、A6的电位充电到各个NMOS晶体管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN12的阈值电压为止的期间。

所以，在如上所示的一连串振荡动作中，通过使从电流控制端子2输入的电压变化，并使从PMOS晶体管MP1、MP2、MP3、MN4、MN5、MN6输出的恒定电流变化，使到各连接点A1、A2、A3、A4、A5、A6充电到NMOS晶体管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN12的阈值电压为止的各期间的长度变化，能够使振荡周期T变化。

在此，图11中的“V”是通过从PMOS晶体管MP1、MP2、MP3、MP4、MP5、MP6输出的恒定电流被充电的充电到达电位，在本实施例3中，上述充电到达电位V通过作为向栅极输入了电源电压的限制元件的NMOS晶体管MN13、MN14、MN15、MN16、MN17、MN18，被限制为比电源电压只低NMOS晶体管MN13、MN14、MN15、MN16、MN17、MN18的阈值电压Vt的电位。所以，由于比该电源电压只低阈值电压Vt的电位是一定的电位，所以不论振荡周期T长还是短，被限制为该电位的充电到达电位V都不依存于各振荡周期T地成为一定的电位。

在以上的说明中，说明了各连接点A1、A2、A3、A4、A5、A6的电位从充电到达电位V迁移到阈值电压的各迁移时间为0的理想状态下的情况，但实际上，上述迁移时间并不为0。所以，与上述实施例1一样，相对于没有考虑各连接点A1～A3从充电达到电位V迁移到阈值电压的迁移时间ΔT的理想的振荡周期T，实际的振荡周期T’为

T’＝T+3*ΔT。

在此，在现有的振荡电路中，由于充电到达电位V依存于振荡周期变化，所以迁移时间ΔT也依存于振荡周期变化，但在本实施例3中，如上所述，充电到达电位V由于不依存于振荡周期，成为只比电源电压低NMOS晶体管MN13、MN14、MN15、MN16、MN17、MN18的阈值电压Vt的一定的电位，所以迁移时间ΔT也成为一定。

所以，在本实施例3中，即使对振荡周期考虑迁移时间ΔT，由于迁移时间ΔT不依存于振荡周期是一定的，所以本实施例3的振荡电路的考虑了迁移时间ΔT的振荡特性并不如图17所示的现有电路的振荡特性那样，相对于恒定电流的振荡频率的直线性并不恶化，如图4所示，即使振荡频率变大，也能够保持相对于恒定电流的振荡频率的直线性。

如上所述，通过本实施例3，在连接了振荡电路的作为恒定电流源的各PMOS晶体管MP1、MP2、MP3、MP4、MP5、MP6和作为开关元件的各NMOS晶体管MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN12的各连接点A1、A2、A3、A4、A5、A6***将栅极输入固定为电源的NMOS晶体管MN13、MN14、MN15、MN16、MN17、MN18，因而能够将连接点A1、A2、A3、A4、A5、A6取得上限的电位限制为只比电源电压低NMOS晶体管MN13、MN14、MN15、MN16、MN17、MN18的阈值电压Vt的电位，使连接点A1、A2、A3、A4、A5、A6的充电到达电位V不依存于振荡周期T而成为一定的电位，因而能够使连接点A1、A2、A3、A4、A5、A6的电位从充电到达电位V迁移到NMOS晶体管MN13、MN14、MN15、MN16、MN17、MN18的阈值电压的迁移时间ΔT成为一定，其结果是，能够改善从作为恒定电流源的PMOS晶体管MP1、MP2、MP3、MP4、MP5、MP6输出的恒定电流所对应的振荡频率的直线性。

另外，在本实施例3中，将NMOS晶体管MN13、MN14、MN15、MN16、MN17、MN18的栅极输入设置为电源电压，但也可以将它设置为任意的固定电位。在这种情况下，连接点A1、A2、A3、A4、A5、A6取得上限的电位被限制为只比上述任意的固定电位低NMOS晶体管MN13、MN14、MN15、MN16、MN17、MN18的阈值电压Vt的电位。

另外，在本实施例3中，举例说明了将各连接点A1、A2、A3、A4、A5、A6的充电到达电位V限制为不依存于振荡电路的振荡周期而成为一定值的限制元件是将栅极输入设置为电源电压或任意的固定电位的NMOS晶体管MN13、MN14、MN15、MN16、MN17、MN18的情况的例子，但上述限制元件并不只限于上述的NMOS晶体管，只要是将各连接点A1、A2、A3、A4、A5、A6的充电到达电位V限制为不依存于振荡电路的振荡周期而成为一定值的元件都可以。例如，举例电阻或二极管等。

进而，在上述实施例、实施例2、实施例3中，举例说明了对延迟电路进行3段级联连接的振荡电路的例子，但上述延迟电路也可以是N段(N为2以上的整数)级联连接的振荡电路。

本发明的振荡电路可以有效地用于数字记录重放装置等所必需的能够在广频带使用的PLL电路。

Claims (10)

1.一种振荡电路，是具备输出与从控制电流端子输入的电压对应的恒定电流的多个恒定电流源；通过从该恒定电流源输出的恒定电流被充电或放电，如果超过了某阈值电压则切换ON、OFF状态的多个开关元件，并使来自上述控制电流端子的电压变化，使上述开关元件充电或放电到上述阈值电压为止的时间变化，使振荡周期变化的振荡电路，其特征在于包括：

设置将基于上述恒定电流的、上述恒定电流源和上述开关元件的连接点的充电到达电位或放电到达电位限制为一定值的限制元件。

2.根据权利要求1所述的振荡电路，其特征在于：

上述限制元件由NMOS晶体管、或PMOS晶体管构成。

3.根据权利要求1所述的振荡电路，其特征在于：

上述限制元件由至少一个电阻构成。

4.一种振荡电路，其特征在于：

级联连接第1延迟电路、第2延迟电路、第3延迟电路，其中

该第1延迟电路是使将电流控制端子作为栅极输入、将电源作为源极输入的PMOS晶体管MP1的漏极连接到NMOS晶体管MN4的漏极，将该NMOS晶体管MN4的栅极输入连接到电源，在连接点A1将NMOS晶体管MN4的源极和NMOS晶体管MN1的漏极连接起来，将该NMOS晶体管MN1的源极接地，将上述NMOS晶体管MN1的栅极输入作为输入，将上述连接点A1作为输出而构成的，

该第2延迟电路是使将上述电流控制端子作为栅极输入、将电源作为源极输入的PMOS晶体管MP2的漏极连接到NMOS晶体管MN5的漏极，将该NMOS晶体管MN5的栅极输入连接到电源，在连接点A2将NMOS晶体管MN5的源极和NMOS晶体管MN2的漏极连接起来，将该NMOS晶体管MN2的源极接地，将上述NMOS晶体管MN2的栅极输入作为输入，将上述连接点A2作为输出而构成的，

该第3延迟电路是使将上述电流控制端子作为栅极输入、将电源作为源极输入的PMOS晶体管MP3的漏极连接到NMOS晶体管MN6的漏极，将该NMOS晶体管MN6的栅极输入连接到电源，在连接点A3将NMOS晶体管MN6的源极和NMOS晶体管MN3的漏极连接起来，将该NMOS晶体管MN3的源极接地，将上述NMOS晶体管MN3的栅极输入作为输入，将上述连接点A3作为输出而构成的，

使得将上述第1延迟电路的输出A1连接到上述第2延迟电路的输入，将该第2延迟电路的输出A2连接到上述第3延迟电路的输入，将该第3延迟电路的输出A3连接到上述第1延迟电路的输入。

5.根据权利要求4所述的振荡电路，其特征在于：

将上述NMOS晶体管MN4、MN5、MN6的栅极输入设置为任意的固定电位。

6.一种振荡电路，其特征在于：

级联连接第1延迟电路、第2延迟电路、第3延迟电路，其中

该第1延迟电路是使将电流控制端子作为栅极输入、将地作为源极输入的NMOS晶体管MN1的漏极连接到PMOS晶体管MP4的漏极，将该PMOS晶体管MP4的栅极输入连接到地，在连接点A1将PMOS晶体管MP4的源极和PMOS晶体管MP1的漏极连接起来，将该PMOS晶体管MP1的源极与电源连接，将上述PMOS晶体管MP1的栅极输入作为输入，将上述连接点A1作为输出而构成的，

该第2延迟电路是使将上述电流控制端子作为栅极输入、将地作为源极输入的NMOS晶体管MN2的漏极连接到PMOS晶体管MP5的漏极，将该PMOS晶体管MP5的栅极输入连接到地，在连接点A2将PMOS晶体管MP5的源极和PMOS晶体管MP2的漏极连接起来，将该PMOS晶体管MP2的源极连接到电源，将上述PMOS晶体管MP2的栅极输入作为输入，将上述连接点A2作为输出而构成的，

该第3延迟电路是使将上述电流控制端子作为栅极输入、将地作为源极输入的NMOS晶体管MN3的漏极连接到PMOS晶体管MP6的漏极，将该PMOS晶体管MP6的栅极输入连接到地，在连接点A3将PMOS晶体管MP6的源极和PMOS晶体管MP3的漏极连接起来，将该PMOS晶体管MP3的源极连接到电源，将上述PMOS晶体管MP3的栅极输入作为输入，将上述连接点A3作为输出而构成的，

使得将上述第1延迟电路的输出A1连接到上述第2延迟电路的输入，将该第2延迟电路的输出A2连接到上述第3延迟电路的输入，将该第3延迟电路的输出A3连接到上述第1延迟电路的输入。

7.根据权利要求6所述的振荡电路，其特征在于：

将上述PMOS晶体管MP4、MP5、MP6的栅极输入设置为任意的固定电位。

8.一种振荡电路，其特征在于：

级联连接第1延迟电路、第2延迟电路、第3延迟电路，其中

该第1延迟电路是使将电流控制端子作为栅极输入、将电源作为源极输入的PMOS晶体管MP1和PMOS晶体管MP2中的、PMOS晶体管MP1的漏极连接到NMOS晶体管MN13的漏极，PMOS晶体管MP2的漏极连接到NMOS晶体管MN14的漏极，将该NMOS晶体管MN13、NMOS晶体管MN14的栅极输入连接到电源，在连接点A1将上述NMOS晶体管MN13的源极和NMOS晶体管MN1以及NMOS晶体管MN2的漏极连接起来，在连接点A2将上述NMOS晶体管MN14的源极和NMOS晶体管MN4以及NMOS晶体管MN3的漏极连接起来，将上述NMOS晶体管MN1、NMOS晶体管MN2、NMOS晶体管MN3和NMOS晶体管MN4的源极接地，将上述NMOS晶体管MN1的栅极输入作为正极性侧输入，将上述NMOS晶体管MN4的栅极输入作为负极性侧输入，将上述连接点A1作为负极性侧输出，将上述连接点A2作为正极性侧输出而构成的，

该第2延迟电路是使将电流控制端子作为栅极输入、将电源作为源极输入的PMOS晶体管MP3和PMOS晶体管MP4中的、PMOS晶体管MP3的漏极连接到NMOS晶体管MN15的漏极，PMOS晶体管MP4的漏极连接到NMOS晶体管MN16的漏极，将该NMOS晶体管MN15、NMOS晶体管MN16的栅极输入连接到电源，在连接点A3将上述NMOS晶体管MN15的源极和NMOS晶体管MN5以及NMOS晶体管MN6的漏极连接起来，在连接点A4将上述NMOS晶体管MN16的源极和NMOS晶体管MN7以及NMOS晶体管MN8的漏极连接起来，将上述NMOS晶体管MN5、NMOS晶体管MN6、NMOS晶体管MN7和NMOS晶体管MN8的源极接地，将上述NMOS晶体管MN5的栅极输入作为正极性侧输入，将上述NMOS晶体管MN8的栅极输入作为负极性侧输入，将上述连接点A3作为负极性侧输出，将上述连接点A4作为正极性侧输出而构成的，

该第3延迟电路是使将电流控制端子作为栅极输入、将电源作为源极输入的PMOS晶体管MP5和PMOS晶体管MP6中的、PMOS晶体管MP5的漏极连接到NMOS晶体管MN17的漏极、PMOS晶体管MP6的漏极连接到NMOS晶体管MN18的漏极，将该NMOS晶体管MN17、NMOS晶体管MN18的栅极输入连接到电源，在连接点A5将上述NMOS晶体管MN17的源极和NMOS晶体管MN9以及NMOS晶体管MN10的漏极连接起来，在连接点A6将上述NMOS晶体管MN18的源极和NMOS晶体管MN11以及NMOS晶体管MN12的漏极连接起来，将上述NMOS晶体管MN9、NMOS晶体管MN10、NMOS晶体管MN11和NMOS晶体管MN12的源极接地，将上述NMOS晶体管MN9的栅极输入作为正极性侧输入，将上述NMOS晶体管MN12的栅极输入作为负极性侧输入，将上述连接点A5作为负极性侧输出，将上述连接点A6作为正极性侧输出而构成的，使得

将上述第1延迟电路的负极性侧输出A1连接到上述第2延迟电路的正极性侧输入，将上述第1延迟电路的正极性侧输出A2连接到上述第2延迟电路的负极性侧输入，

将上述第2延迟电路的负极性侧输出A3连接到上述第3延迟电路的正极性侧输入，将上述第2延迟电路的正极性侧输出A4连接到上述第3延迟电路的负极性侧输入，

将上述第3延迟电路的负极性侧输出A5连接到上述第1延迟电路的正极性侧输入，将上述第3延迟电路的正极性侧输出A6连接到上述第1延迟电路的负极性侧输入。

9.根据权利要求8所述的振荡电路，其特征在于：

将上述NMOS晶体管MN13、MN14、MN15、MN16、MN17、MN18的栅极输入设置为任意的固定电位。

10.根据权利要求4到9的任意一个所述的振荡电路，其特征在于：

将上述延迟电路的级联连接段数设置为N段，其中N为2以上的整数。

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