CN1523609A - 可调整数据输出时刻的同步型半导体存储器 - Google Patents

可调整数据输出时刻的同步型半导体存储器 Download PDF

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Abstract

在输入输出缓冲器(150)内设置了在成组读出存储单元阵列(100)的数据时，根据输出的数据的顺序以不同的传播时间传递用于从数据输出电路(240)输出数据的控制信号(ZRDH0)和控制信号(ZRDL0)的延迟控制部(210)和延迟控制部(220)。

Description

可调整数据输出时刻的同步型半导体存储器
技术领域
本发明涉及同步型半导体存储器，更为特定地说，涉及可以消除成组读出工作时的数据输出时刻的差异的同步型半导体存储器。
背景技术
随着对同步型半导体存储器高频工作的要求，与外部时钟信号的上升沿和下降沿同步地同外部进行数据交换的双数据速率SDRAM(双数据速率同步动态随机存取存储器，以下称DDR-SDRAM)正在被开发和实用化。
DDR-SDRAM与同外部时钟信号的上升沿或下降沿的某一方同步工作的SDRAM相比，可以以约2倍的速度进行数据读出和数据写入。
但是，由于DDR-SDRAM以非常高的速度工作，所以特别是为了使规定外部时钟信号与第1个输出数据的定时时间的tLZ以及规定外部时钟信号与第2个以后的输出数据的定时时间的tAC在规格值的范围内，必须高精度地调整数据输出的时刻。
于是，虽然不是在DDR-SDRAM，而是在同步型半导体存储器中，例如在特开平11-86547号公报中公开了调整数据输出的时刻的技术(以下称为现有技术)。
一般说来，在DDR-SDRAM或SDRM等同步型半导体存储器的成组读出工作中，至输出第1个数据的时间相当于从预充电电平(Vcc/2)开始的电压电平变化所需要的时间。另一方面，至输出第2个以后的数据的时间相当于从电源电压Vcc或接地电压GND开始的电压电平变化所需要的时间。因此，第1个数据的输出时刻比第2个以后的数据的输出时刻相对快一些。
上述的现有技术是用于对SDRAM调整数据输出的时刻的技术，但并未公开关于消除成组读出工作中的第1个数据的输出时刻与第2个以后的数据的输出时刻的差异的措施。
在同步型半导体存储器的成组读出工作时，若所有的数据输出时刻相同，则对于取入数据的时钟信号的规定建立时间和规定保持时间也是恒定的。
因此，即使批量生产时同步型半导体存储器中设置的用于将数据输出至外部的电路(以下称数据输出电路组)内的器件的电学特性发生了分散，建立时间和保持时间产生了一些误差，数据读取装置正常地从同步型半导体存储器中读取输出数据的可能性也很大。
但是，在数据的该输出时刻不同的场合，若批量生产时同步型半导体存储器中的数据输出电路组内的器件的电学特性发生分散，则不能充分确保用于正确地接收数据信号的规定建立时间和规定保持时间的可能性很大。因此，数据读取装置不能正常读取数据的可能性变大。现在，这种制品被看作不合格品的可能性很大，从而导致制造成品率下降。
发明内容
本发明的目的在于：提供通过消除成组读出工作时数据的输出时刻的差异，能够谋求制造成品率提高的同步型半导体存储器。
概括说来，本发明是与时钟信号同步工作的同步型半导体存储器，它包括：配置了多个存储单元的存储单元阵列；从存储单元阵列中成组地读出多个输出数据、与时钟信号同步地依次生成分别指示多个读出数据的电平的多个读出指令的输出控制电路；响应于依次生成的多个读出指令的每一指令而输出数据的数据输出电路；在输出控制电路与数据输出电路之间设置的、向数据输出电路传递由输出控制电路生成的多个读出指令的每一指令的传递控制部；以及判定由输出控制电路依次生成的多个读出指令的每一指令与多个读出数据中的第1个和第2个以后的读出数据的哪一个对应的信号传播控制电路，传递控制部根据信号传播控制电路的判定结果以第1传递时间向数据输出电路传递与第1个读出数据对应的读出指令，而以第2传递时间向数据输出电路传递与第2个以后的读出数据对应的读出指令。
因此，本发明的主要优点在于，由于在同步型半导体存储器中进行成组读出时，能够调整与第2个以后的读出数据对应的读出指令传递至数据输出电路的时间以及与第1个读出数据对应的读出指令传递至数据输出电路的时间，所以能够消除从被预充电至中间电压的状态开始的第1个读出数据输出时与第2个以后的读出数据输出时的数据输出时刻的差异。
其结果是，即使批量生产时同步型半导体存储器中的数据输出电路组内的器件的电学特性发生了分散，输出数据的建立时间和保持时间产生了一些误差，设置在外部的数据读取装置正常地读取输出数据的可能性也很大。因此，由于减少了以往被认为是不合格品的可能性较大的制品，所以能够求得制造成品率的提高。
本发明的上述和其它的目的、特征、方面和优点可以从参照附图可以明白的关于本发明的以下详细说明中得到了解。
附图说明
图1是示出同步型半导体存储器的***的概貌的方框图。
图2是示出同步型半导体存储器的概略结构的方框图。
图3是示出在同步型半导体存储器中输入输出缓冲器的内部所设置的数据输出控制电路的结构的电路图。
图4是示出延迟电路的内部结构的电路图。
图5是说明同步型半导体存储器的成组读出工作的工作波形图。
图6是示出在实施例1的变例的同步型半导体存储器中的输入输出缓冲器的内部所设置的数据输出控制电路的结构的电路图。
图7是示出延迟电路的内部结构的电路图。
具体实施方式
以下，参照附图说明本发明的实施例。另外，图中相同的符号表示相同或相当的部分。
实施例1
参照图1，同步型半导体存储器的***由同步型半导体存储器1000、DRAM控制器1100和时钟发生器1200构成。对于同步型半导体存储器1000，作为一个例子示出了DDR-SDRAM。
在下面的说明中，假定冠以符号“/”的信号是将未冠以该“/”的信号反转了的信号。另外，以下将信号和数据等的2值的高电压状态(例如电源电压Vcc)和低电压状态(例如接地电压GND)分别称为H电平和L电平。
DRAM控制器1100和同步型半导体存储器1000相应于由时钟发生器1200输出的外部时钟信号CLK和/CLK进行工作。
DRAM控制器1100向同步型半导体存储器1000发送控制信号/RAS、/CAS、/WE、/CS、DM和时钟启动信号CKE以及地址信号A0～A12、存储体地址信号BA0～BA1。另外，借助于DRAM控制器1100向同步型半导体存储器1000发送和从中接收作为数据授受的时刻的基准的数据选通信号DQS，可以从同步型半导体存储器1000中读出数据，或向同步型半导体存储器1000写入数据。
当存在从DRAM控制器1100中成组读出的要求时，同步型半导体存储器1000向DRAM控制器1100发送连续的数据DQ。当能够确保对时钟信号CLK的规定的建立时间和规定的保持时间时，DRAM控制器1100可以正常地接收数据。但是，当在DDR-SDRAM中进行成组读出工作时，第1个数据的输出时刻比第2个以后的数据的输出时刻要早。
因此，规定外部时钟信号与第1个输出数据的定时时间的tLZ比规定外部时钟信号与第2个以后的输出数据的定时时间的tAC为短。在tLZ与tAC之差大的场合，当批量生产时同步型半导体存储器中的数据输出电路组内的器件的电学特性发生分散时，不能充分确保用于正确接收数据信号DQ的建立时间和保持时间的可能性很大。因此，DRAM控制器1100在成组读出时不能正常地接收数据的可能性很大。
于是，下面对以如下方式构成的同步型半导体存储器1000的结构进行说明：通过使成组读出工作时的tAC与tLZ相等，即使数据输出电路组内的器件的电学特性有些分散，DRAM控制器1100也能正常地接收数据。
参照图2，同步型半导体存储器1000包含接受外部时钟信号CLK、/CLK和时钟启动信号CKE的时钟缓冲器10；接受地址信号A0～A12和存储体地址信号BA0、BA1的地址缓冲器20；以及接受控制信号/CS、/RAS、/CAS、/WE和DM的控制信号缓冲器30。地址缓冲器20和控制信号缓冲器30与时钟缓冲器10的输出同步地取入上述地址信号及控制信号。
同步型半导体存储器1000还包含输入输出成为数据授受的时刻的基准的数据选通信号DQS的数据选通缓冲器120；根据时钟缓冲器10的输出产生内部时钟信号的延迟锁定环(DLL)电路110；以及可以在外部与存储单元阵列100之间进行数据的授受的输入输出缓冲器150。
因为同步型半导体存储器内部的信号传送延迟，并且由于输入输出缓冲器150相应于外部时钟信号CLK进行数据输出，所以数据输出时刻对外部时钟信号CLK发生延迟。为防止这一点，DLL电路110根据外部时钟信号CLK、/CLK生成其相位超前一个与内部的信号传送延迟相当的时间的内部时钟信号CLK0，供给输入输出缓冲器150。
同步型半导体存储器1000还包含：与时钟缓冲器10的输出同步地接受地址缓冲器20和控制信号缓冲器30的输出的控制电路40；被控制电路40控制、进行数据存储的存储单元阵列100；以及模式寄存器50。
存储单元阵列100被分成分别配置了多个存储单元的存储体#0～存储体#3这4个存储体。
输入输出缓冲器150与来自DLL电路110的内部时钟信号CLKO同步地向外部输出根据存储体地址信号BA0、BA1而被选择的存储单元阵列100的存储体#0～#3内的多个存储单元之中被选择的1个存储单元的数据。另一方面，输入输出缓冲器150与从数据选通缓冲器120提供的数据选通信号DQS同步地取入从外部输入的数据。
模式寄存器50根据由来自控制电路40的控制信号的组合而提供的模式寄存器建立命令保持被在该时刻给出的地址信号指定的工作模式。
下面对在输入输出缓冲器150内部设置的、具有可高精度地调整成组读出时的数据的输出时刻的结构的数据输出电路进行说明。
在同步型半导体存储器1000中，数据输出控制电路200设置在输入输出缓冲器150内部。
参照图3，数据输出控制电路200包含在从存储单元阵列100输出数据时与内部时钟信号CLKO同步工作的输出控制电路250以及延迟控制部210、延迟控制部220、信号传播控制电路230、数据输出电路240、数据线#D1和数据线#D2。
输出控制电路250根据来自存储单元阵列100的读出数据的电平输出用于设定从数据输出电路240输出的数据信号DQ的电平的控制信号ZRDH0、ZRDL0。在从数据输出电路240输出数据信号DQ时，控制信号ZRDH0和控制信号ZRDL0被设定为相互互补的电平。另一方面，在不从数据输出电路240输出数据信号DQ的场合，为了使数据输出电路240的输出为高阻抗，控制信号ZRDH0和控制信号ZRDL0皆被设定为H电平。
详情将在后面叙述，延迟控制部210根据来自信号传播控制电路230的控制信号以2个不同的传播时间中的某一个传播时间输出控制信号ZRDH0。从延迟控制部210输出的信号成为控制信号ZRDH。控制信号ZRDH输入至数据输出电路240。同样，延迟控制部220根据来自信号传播控制电路230的控制信号以2个不同的传播时间中的某一个传播时间输出控制信号ZRDL0。从延迟控制部220输出的信号成为控制信号ZRDL。控制信号ZRDL被输入至数据输出电路240。
数据输出电路240具有串联连接在电源电压Vcc与接地电压GND之间的P沟道MOS晶体管242和N沟道MOS晶体管243；以及倒向器241。控制信号ZRDH被输入至P沟道MOS晶体管242的栅极。倒向器241输出控制信号ZRDL的反转电平的信号。倒向器241的输出信号被输入至N沟道MOS晶体管243的栅极。
因此，在控制信号ZRDH和ZRDL分别被设定为H电平和L电平的场合，数据输出电路240从节点#D输出L电平的数据信号DQ。另一方面，在控制信号ZRDH和ZRDL分别被设定为L电平和H电平的场合，数据输出电路240从节点#D输出H电平的数据信号DQ。
信号传播控制电路230具有NAND电路231、倒向器232、钟控倒向器233和闩锁电路235。
NAND电路231输出进行了控制信号ZRDH与控制信号ZRDL的“与非”运算的信号。倒向器232输出来自NAND电路231的输出信号的反转电平的信号。钟控倒向器233根据L电平的内部时钟信号CLKO及其反转信号/CLKO，输出倒向器232的输出信号的反转电平的信号。
闩锁电路235具有倒向器236和钟控倒向器237。倒向器236输出钟控倒向器233的输出信号的反转电平的信号作为传播时间控制信号SIG。钟控倒向器237根据H电平的内部时钟信号CLKO及其反转信号/CLKO，输出倒向器236的输出信号的反转电平的信号。因此，在H电平的内部时钟信号CLKO和L电平的内部时钟信号/CLKO未分别向钟控倒向器237的2个控制端子输入的场合，闩锁电路235具有暂时保持输入至倒向器236的信号的反转电平的信号的功能。
延迟控制部210在节点#1与节点#1a之间具有传输门211。当L电平的传播时间控制信号SIG和H电平的传播时间控制信号/SIG分别被输入到2个控制端子时，传输门211输出控制信号ZRDH0作为控制信号ZRDH。
延迟控制部210还具有串联连接在节点#1与节点#1a之间的延迟电路212和传输门213。后面将详细叙述，在延迟电路212的内部设置了用于输出将控制信号ZRDH0延迟了规定时间的信号的多个倒向器。当L电平的传播时间控制信号/SIG和H电平的传播时间控制信号SIG分别被输入到2个控制端子时，传输门213输出延迟电路212的输出信号作为控制信号ZRDH。
因此，延迟控制部210能够根据传播时间控制信号SIG、/SIG改变控制信号ZRDH0从节点#1到节点#1a的传播时间。
延迟控制部220在节点#2与节点#2a之间具有传输门221。传输门221由于具有与传输门211相同的功能，所以不再重复其详细说明。
延迟控制部220还具有串联连接在节点#2与节点#2a之间的延迟电路222和传输门223。延迟电路222有与延迟电路212相同的结构，故不重复其详细说明。传输门223有与传输门213相同的功能，故不重复其详细说明。
因此，延迟控制部220能够根据传播时间控制信号SIG、/SIG改变控制信号ZRDL0从节点#2到节点#2a的传播时间。
数据线#D1将节点#1a与P沟道MOS晶体管242的栅极进行电连接。因此，数据线#D1将从延迟控制部210输出的控制信号ZRDH传递到数据输出电路240。
数据线#D2将节点#2a与倒向器241进行电连接。因此，数据线#D2将从延迟控制部220输出的控制信号ZRDL传递至数据输出电路240。
数据输出控制电路200还包含设置在电源电压Vcc与数据线#D1之间的P沟道MOS晶体管215和设置在电源电压Vcc与数据线#D2之间的P沟道MOS晶体管216。
预充电信号PR被输入至P沟道MOS晶体管215、216的栅极。因此，在预充电信号PR被设定为L电平的场合，无论控制信号ZRDH0、ZRDL0的电压电平如何，控制信号ZRDH和ZRDL均被设定为H电平。另一方面，在预充电信号PR被设定为H电平的场合，控制信号ZRDH和ZRDL的电压电平分别与控制信号ZRDH0和ZRDL0的电压电平相等。
下面，说明延迟电路212的内部结构。
参照图4，延迟电路212具有串联连接的n个延迟元件212.1～212.n。延迟元件212.1具有串联连接的倒向器217和倒向器218。延迟元件212.2～212.n各自具有与延迟元件212.1相同的结构，故不重复其详细说明。因此，延迟电路212能够以延迟元件的个数延长控制信号ZRDH0从#1至#1a的信号传播时间。
延迟电路222具有与延迟电路212相同的结构，故不重复其详细说明。
一般说来，图3所示的数据输出电路240内的P沟道MOS晶体管242接通、输出数据信号DQ的时间(以下称H电平输出时间)与N沟道MOS晶体管242接通、输出数据信号DQ的时间(以下称L电平输出时间)往往因批量生产上的分散性而不一定相等。因此，如后所述，借助于调整延迟电路212或延迟电路222内的延迟元件的数目可以调整为使成组读出工作时第1个数据的H电平输出时间与L电平输出时间相等。
参照图5，设在本实施例的同步型半导体存储器1000中，从控制命令COM发出到数据输出所必须的时钟数CL为“2”。另外，设成组读出工作时从存储单元阵列100读出的数据的电平依次是“H、L、H、L、H、L”。另外，设对在延迟电路212、222中设定的规定传播时间被设定为使tLZ与tAC相等。
还有，在本实施例中，还设在图1中的同步型半导体存储器1000与DRAM控制器1100之间设置了对将从同步型半导体存储器1000输出的数据信号DQ传递至DRAM控制器1100的数据线预充电至Vcc/2的电路(未图示)。另外，设图5中的DQ表示该数据线的电压电平。还有，为说明方便，设数据信号DQ从数据输出电路240输出的时刻与数据信号DQ从同步型半导体存储器1000输出、传递到该数据线的时刻相等。
接着，参照图2、图3和图5，说明同步型半导体存储器1000中的成组读出时的工作。在时刻t1，作为控制命令之一的读出命令READ被取入同步型半导体存储器1000。另外，由于在时刻t1对数据输出控制电路200内的数据线#D1、#D2进行了预充电，并且预充电信号PR被设定为L电平，所以控制信号ZRDH、ZRDL为H电平。然后，在时刻t2，存储单元阵列100中的所希望的存储体内的多个存储单元的数据开始连续地向输出控制电路250输入。同时，为了将输入至输出控制电路250中的数据进行输出，解除了预充电。因此，预充电信号PR被设定为H电平。
由于即使解除了预充电，控制信号ZRDH、ZRDL仍分别维持H电平，所以NAND电路231的输出信号的电平被设定为L电平。因此，倒向器232的输出信号被设定为H电平。然后，在时刻t3，当内部时钟信号CLKO为L电平时，钟控倒向器233输出倒向器232的输出信号的反转电平的信号，因而传播时间控制信号SIG被设定为H电平。其后，即使内部时钟信号CLKO为H电平，在控制信号ZRDH、ZRDL的电压电平变化之前，由于钟控倒向器233、237的工作，传播时间控制信号SIG维持为H电平。
在时刻t4，由于从数据输出电路240输出作为成组读出工作中的第1个数据的H电平的数据信号DQ，所以L电平的控制信号ZRDH0和H电平的ZRDL0从输出控制电路250输出。在时刻t4，由于传播时间控制信号SIG被设定为H电平，所以在延迟控制部210内只有传输门213接通。同样，在延迟控制部220内只有传输门223接通。因此，控制信号ZRDH0从节点#1经延迟电路212传递至节点#1a，故而以在延迟电路212中被设定的规定传播时间(例如，时间T1)从节点#1传递至节点#1a。其结果是，在时刻t4，L电平的控制信号ZRDH0在从时刻t4经过时间T1后的时刻t5成为L电平的控制信号ZRDH。
同样，控制信号ZRDL0也从节点#2经延迟电路222传递至节点#2a，故而以在延迟电路222中设定的规定传播时间(例如，时间T1)从节点#2传递至节点#2a。因此，在时刻t4处于H电平的控制信号ZRDL0在从时刻t4经过时间T1后的时刻t5处于H电平的控制信号ZRDL。自用于从数据输出电路240输出第1个数据信号DQ的控制信号ZRDH0、ZRDL0从输出控制电路250输出的时刻t4至数据输出电路240的节点#D的电压电平实际上开始变化的时刻t5的时间为tLZ。
当在时刻t5控制信号ZRDH被设定为L电平，控制信号ZRDL被设定为H电平时，数据输出电路240在时刻t6输出H电平的数据信号DQ。
另外，在时刻t6，当内部时钟信号CLKO为L电平时，钟控倒向器233接通。在时刻t6，由于控制信号ZRDH为L电平，控制信号ZRDL为H电平，所以NAND电路231的输出信号的电平被设定为H电平。因此，传播时间控制信号SIG被设定为L电平。即，在成组读出工作时，当用于设定第1个数据的电平的控制信号ZRDH和控制信号ZRDL成为相互互补的电平之后，内部时钟信号CLKO成为L电平时，其后，传播时间控制信号SIG借助于信号传播控制电路230的工作而维持L电平。
当传播时间控制信号SIG被设定为L电平时，延迟控制部210内的传输门213关断，传输门211接通。同样，延迟控制部220内的传输门223关断，传输门221接通。因此，由于控制信号ZRDH0从节点#1经传输门211传递至节点#1a，所以不经过延迟电路212而很快地从节点#1传递至节点#1a。
同样，由于控制信号ZRDL0也从节点#2经传输门221传递至节点#2a，所以不经过延迟电路222而很快地从节点#2传递至节点#2a。
在时刻t7，为了从数据输出电路240输出作为成组读出工作时的第2个数据的L电平的数据信号DQ，H电平的控制信号ZRDH0和L电平的ZRDH0从输出控制电路250输出。
H电平的控制信号ZRDH0经传输门211成为H电平的控制信号ZRDH。另一方面，L电平的控制信号ZRDL0经传输门221成为L电平的控制信号ZRDL。因此，数据输出电路240在时刻t8输出L电平的数据信号DQ。从而，自时刻t7至时刻t8的时间T2成为从数据输出电路240输出第2个以后的数据时所需要的时间。另外，时间T2例如是至H电平的信号变成L电平的时间，即，是信号成为反转电平所需要的时间。因此，时间T2的一半时间T2/2与信号的电压电平从1/2 Vcc到变为H电平或L电平的时间相等。
在时刻t9，为了从数据输出电路240输出作为成组读出工作时的第3个数据的H电平的数据信号DQ，L电平的控制信号ZRDH0和H电平的ZRDH0从输出控制电路250输出。因此，数据输出电路240在从时刻t9经过了时间T2的时刻输出H电平的数据信号DQ。这里，由于在延迟电路212、222中分别设定的规定传播时间被设定成使tLZ与tAC相等，所以自时刻t9至经过了时间T2/2的时刻t10的时间为tAC。其结果是，第1个数据信号DQ维持H电平的时间等于第2个以后的数据信号DQ维持L或H电平的期间。
如上所述，实施例1的同步型半导体存储器1000在成组读出工作时能够不拘被读出的数据信号的顺序，使数据信号维持电压电平的期间恒定。因此，在成组读出工作时，从同步型半导体存储器1000输出的数据信号的建立时间和保持时间也是恒定的，故而用设置在同步型半导体存储器1000的外部的数据读取装置可以较正确地读取数据信号。
其结果是，即使批量生产时同步型半导体存储器中的数据输出电路组内的器件的电学特性发生了分散，输出数据的建立时间和保持时间产生了一些误差，数据读取装置正常地读取输出数据的可能性也很大。因此，由于减少了现在被认为是不合格品的可能性较大的制品，所以能够求得制造成品率的提高。
实施例1的变例
一般说来，批量生产时同步型半导体存储器中的器件的电学特性发生分散。因此，用于调整同步型半导体存储器1000中的数据输出控制电路200内的tLZ的延迟电路212的信号传播时间与延迟电路222的信号传播时间往往不相等。下面说明调整延迟电路的传播时间的结构。
参照图6，数据输出控制电路200a与实施例1的图3所示的数据输出控制电路200相比，其不同点在于：具有取代延迟控制部210的延迟控制部210a，以及具有取代延迟控制部220的延迟控制部220a。除此以外的结构和功能与数据输出控制电路200的相同，故不重复其详细说明。
延迟控制部210a与延迟控制部210相比，其不同点在于具有取代延迟电路212的延迟电路212a。除此以外的结构和功能与延迟控制部210的相同，故不重复其详细说明。
延迟控制部220a与延迟控制部220相比，其不同点在于具有取代延迟电路222的延迟电路222a。除此以外的结构和功能与延迟控制部220的相同，故不重复其详细说明。
下面说明具有调整信号的传播时间的功能的延迟电路212a的内部结构。
参照图7，延迟电路212a具有串联连接的传播时间调整电路260和倒向器219。
传播时间调整电路260具有并联连接的n个倒向器260.1～260.n。倒向器260.1具有串联连接在电源电压Vcc与接地电压GND之间的熔丝61、P沟道M0S晶体管62、N沟道MOS晶体管63和熔丝61a。倒向器260.2～260.n的每一个具有与倒向器260.1相同的结构，故不重复其详细说明。
来自节点#1的信号输入至倒向器260.1内的P沟道MOS晶体管62的栅极和N沟道MOS晶体管63的栅极。同样地，来自节点#1的信号输入至倒向器260.2～260.n的每一个所具有的P沟道MOS晶体管的栅极和N沟道MOS晶体管的栅极。从倒向器260.1的P沟道MOS晶体管62和N沟道MOS晶体管63的连接节点#N输出的信号作为被倒向器219反转的反转电平的信号输出至传输门213。同样，倒向器260.2～260.n的每一个所具有的P沟道MOS晶体管和N沟道MOS晶体管的连接节点#N输出的信号也作为被倒向器219反转的反转电平的信号输出至传输门213。
在熔丝61、61a未熔断时，倒向器260.1向倒向器219输出从节点#1输入的信号的反转电平的信号。同样，在倒向器260.2～260.n各自所有的2个熔丝未熔断时，它们也与倒向器260.1一样向倒向器219输出从节点#1输入的信号的反转电平的信号。
因此，传播时间调整电路260内的倒向器260.1～260.n各自并联连接。因此，借助于用激光等切断倒向器260.1～260.n各自所具有的2个熔丝(以下称熔丝组)，可以调整传播时间调整电路260的驱动能力。切断的熔丝组越多，传播时间调整电路260的驱动能力越小。另一方面，切断的熔丝组越少，传播时间调整电路260的驱动能力越大。传播时间调整电路260的驱动能力越小，直至由节点#1输入的信号作为反转电平的信号从节点#N输出的时间(以下也称信号电平变化时间)越长。另一方面，传播时间调整电路260的驱动能力越大，信号电平变化时间越短。
当从节点#N输入的信号的电压电平在规定的阈值以下或以上时，倒向器219输出从节点#N输入的信号的反转电平的信号。即，倒向器219具有能够判定输入信号是否在规定的阈值以下或以上的功能。
当信号电平变化时间长时，直至由节点#N输出的信号作为被倒向器219反转的反转电平的信号被输出的时间变长。即，延迟电路212a的信号传播时间变长。
另一方面，当信号电平变化时间短时，直至由节点#N输出的信号作为被倒向器219反转的反转电平的信号被输出的时间变短。即，延迟电路212a的信号传播时间变短。
另外，延迟电路222a具有与延迟电路212a相同的结构和功能，故不重复其详细说明。
因此，能够利用延迟电路212a或延迟电路222a内的切断的熔丝组的数目来调整延迟电路212a或延迟电路222a的信号传播时间。
如上所述，对实施例1的变例的同步型半导体存储器1000，即使批量生产时器件的电学特性发生了分散，在制品测试后判明tLZ不在设计值的范围内，也能够通过调整延迟电路212a或延迟电路222a的信号传送时间，使tLZ进入设计值的范围内。因此，能够求得制造成品率的提高。
另外，在实施例1或实施例1的变例中，代表性地对同步型半导体存储器为DDR-SDRAM时的结构进行了说明，但本申请的发明的适用范围不限定于同步型半导体存储器为DDR-SDRAM的情形。对同步型半导体存储器为其他规格的存储器(例如SDRAM)的情形，通过将数据输出控制电路200或200a应用于数据输入输出电路，也能够进行成组读出工作中的数据输出时刻的调整。
虽然已详细地说明并揭示了本发明，但这仅仅是例示性而非限定性的，显然，应理解为发明的宗旨和范围仅由所附的权利要求范围限定。

Claims (6)

1.一种同步型半导体存储器，它是与时钟信号同步工作的同步型半导体存储器，其特征在于：
包括：
配置了多个存储单元的存储单元阵列；
从上述存储单元阵列中成组地读出多个读出数据、与上述时钟信号同步地依次生成分别指示上述多个读出数据的电平的多个读出指令的输出控制电路；
响应于依次生成的上述多个读出指令的每一个而输出数据的数据输出电路；
在上述输出控制电路与上述数据输出电路之间设置的、向上述数据输出电路传递由上述输出控制电路生成的上述多个读出指令的每一个的传递控制部；以及
判定由上述输出控制电路依次生成的上述多个读出指令的每一个与上述多个读出数据中的第1个和第2个以后的读出数据的哪一个对应的信号传播控制电路，
上述传递控制部根据上述信号传播控制电路的判定结果以第1传递时间向上述数据输出电路传递与第1个上述读出数据对应的上述读出指令，而以与上述第1传递时间不同的第2传递时间向上述数据输出电路传递与第2个以后的上述读出数据对应的上述读出指令。
2.如权利要求1所述的同步型半导体存储器，其特征在于：
上述第1传递时间比上述第2传递时间长。
3.如权利要求1所述的同步型半导体存储器，其特征在于：
还包括在上述成组读出开始前将与上述数据输出电路电连接的第1节点和第2节点都预充电至规定的电压、并且在上述成组读出开始后使上述第1节点和上述第2节点皆与上述规定电压分离的电压设定电路，
上述多个读出指令的每一个都包含根据对应的读出数据的电平，被设定为互补电平的第1控制信号和第2控制信号，
上述传递控制部根据上述信号传播控制电路的上述判定结果以上述第1传递时间和上述第2传递时间的某一方将由上述输出控制电路生成的上述第1控制信号和上述第2控制信号分别向上述第1节点和上述第2节点传递，
上述信号传播控制电路包含根据上述第1节点和上述第2节点的电压电平，判定由上述输出控制电路生成的上述第1控制信号和上述第2控制信号与上述第1个读出数据和上述第2个以后的读出数据的哪一个对应的判定部。
4.如权利要求3所述的同步型半导体存储器，其特征在于：
上述判定部具有：
输出相应于上述第1节点的电压电平与上述第2节点的电压电平的逻辑运算结果的判定信号的逻辑电路；以及
在从上述输出控制电路生成上述第1控制信号和上述第2控制信号至生成下一个上述第1控制信号和上述第2控制信号之间的时刻，向上述传递控制部传递来自上述逻辑电路的上述判定信号的传递电路，
上述传递控制部根据来自上述传递电路的上述判定信号切换上述第1传递时间和上述第2传递时间。
5.如权利要求1所述的同步型半导体存储器，其特征在于：
上述传递控制部具有：
用于提供相当于上述第1传递时间与上述第2传递时间之差的延迟时间的延迟电路；以及
根据上述信号传播控制电路的上述判定结果，通过上述延迟电路向上述数据输出电路传递与上述第1个读出数据对应的上述读出指令，而旁路上述延迟电路向上述数据输出电路传递与上述第2个以后的上述读出数据对应的上述读出指令的路径开关，
上述延迟电路的上述延迟时间可以根据上述延迟电路的来自外部的输入，非易失性地进行调整。
6.如权利要求5所述的同步型半导体存储器，其特征在于：
上述延迟电路具有由各自具有规定的驱动能力、并联连接的多个CMOS倒向器构成的至少1个传播时间调整电路，
并联连接的上述多个CMOS倒向器的每一个依照上述输入而被断开。
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