CN1521830A - 集成电路设计、验证与测试一体化的技术方法 - Google Patents

集成电路设计、验证与测试一体化的技术方法 Download PDF

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CN1521830A CNA03115350XA CN03115350A CN1521830A CN 1521830 A CN1521830 A CN 1521830A CN A03115350X A CNA03115350X A CN A03115350XA CN 03115350 A CN03115350 A CN 03115350A CN 1521830 A CN1521830 A CN 1521830A
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林争辉
林涛
戎蒙恬
王海雄
陈艳
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Tongji University
Shanghai Jiaotong University
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Tongji University
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Abstract

本发明涉及一种集成电路设计、验证及测试一体化的技术方法，集成电路设计、验证与测试一体化的技术方法为一个计算机控制的总体***，包括：自动设计技术子***，提出从设计输入至版图设计各环节的技术要点；验证技术子***，提出从电学连接关系验证至几何设计规则检查，验证各技术要点；测试技术子***。提出测试生存和故障模拟的要点。最后提出以统一数据库为核心，以统一数据格式为纽带，把三个子***融合在整体***中的技术要点。本发明以数据库为核心，程序运行的各种中间结果可由统一的数据格式来描述，使集成电路的设计、验证和测试可在同一个***中完成，从而提高了集成电路设计正确性和使用效率。

Description

集成电路设计、验证与测试一体化的技术方法
(1)技术领域
本发明属于集成电路设计技术、验证技术、测试技术的领域，尤其是指把这三者融为一体，构成一个以统一的数据库为核心的集成电路设计、验证与测试一体化的技术方法。
(2)背景技术
集成电路设计-验证-测试技术(Design-verification-testingtechnology for integrated circuits)是把集成电路的设计技术、验证技术和测试技术三者融为一体的新技术。它的主体是超大规模集成电路的设计技术。当集成电路发展到超大规模(VLSI)阶段以后，由于电路的集成度大为提高，电路的复杂性急剧增长，设计的每一步必须伴随着有效的验证。在这种情况下，集成电路的设计和验证必须紧密结合，相互融合。同样，在电路发展到超大规模阶段以后，设计的每一结果必须充分考虑到可测试性，也就是，在VLSI阶段，集成电路的设计必须是可测性设计(design for testability)。
超大规模集成电路发展到当今的深亚微米时期，设计的可行性必须伴随着有效的验证并确保其可测试性。
这类现有技术相关的专利有：
富士通株式会社(日本神奈川县川崎市)的专利：半导体集成电路和为其设计电路图形的方法(专利公开号85104935，申请号85104935)。
上述现有技术仅涉及到芯片设计中重迭相邻单元的导线连接与提供功率的关系问题，主要是考虑用标准单元法设计大规模集成电路的封装密度，并以此来判定芯片版图的图形及其形状、尺寸和位置。该技术尚未从根本上涉及几何设计规则检查(DRC)、电路逻辑一致性检查(LVS)等验证技术，以及测试生成、故障模拟等测试技术。
(3)发明内容
鉴于以上情况，在超大规模集成电路的设计中，对设计的每一步可行性，必须伴随着有效的验证，并确保其可测试性，即，集成电路设计、验证与测试三者有着紧密的联系，必须融为一体。为此，本发明的目的是要设计一种集成电路设计、验证与测试一体化的技术方法。
本发明的目的是这样实现的：
一种集成电路设计、验证与测试一体化的技术方法，集成电路设计、验证与测试一体化的技术方法为一个计算机控制的总体***，其中所述的总体***包括：
(一)自动设计子***，包含：
所述的总体***的电路输入步骤，主要包括逻辑描述语言输入和逻辑图输入；
所述的总体***的模拟步骤，主要包括电路模拟和逻辑模拟；
所述的总体***的版图设计步骤，主要包括布局和布线，不同的工艺品种的集成电路有不同的版图设计，包含了(a)CMOS门阵列版图设计；(b)ECL宏单元阵列版图设计；(c)层次结构的积木块式版图设计。
(二)自动验证子***，包含：
所述的总体***的验证步骤，主要包括电学连接关系验证ERC，版图/电路提取，电路拓扑结构检查，电路/逻辑提取，几何设计规划检查DRC；
图形编辑的步骤，将已设计的版图进行图形编辑；
版图数据的步骤，将图形编辑生成版图数据的信息；
电学连接关系验证ERC的步骤，根据版图数据来检查集成电路设计中电学连接的正确性；
版图/电路提取的步骤，从版图中提取电路信息；
几何设计规则检查DRC的步骤，根据版图数据来检查版图设计是否符合于几何设计规则；
电路拓扑结构检查的步骤，版图/电路提取后，对版图中有漏线、漏孔或连接位置反常时，在电路图中会出现诸如晶体管栅极接地、耗尽型MOS晶体管栅极接电源以及不接电源或不接地线的子电路等属于拓扑连接关系上的错误。
电路/逻辑提取的步骤，从电路图中提取逻辑函数或逻辑图的信息。
(三)自动测试子***，包含：
所述的总体***的测试步骤，主要包括测试生成，故障模拟；
(四)输出***，包含：
总体***的数据转换步骤，它是把集成电路设计环节的结果，经过验证和测试两个环节校核后，转换成能从事工艺制造的媒体，进行投料生产，同时，把输出信息以绘图格式显示出来；
所述的自动设计子***、自动验证子***、自动测试子***及输出***共用一个CAD数据库，通过数据库管理与各接口联系。
本发明的效果：
本发明以数据库为核心，程序运行的各种中间结果可由统一的数据格式来描述，因而使集成电路的设计、验证和测试可在同一个***中完成，从而提高了集成电路设计正确性和使用效率。
为进一步说明本发明的上述目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。
(4)附图说明
图1为集成电路设计中的自动设计子***框图；
图2为集成电路验证中的自动验证子***框图；
图3为集成电路测试中的自动测试子***框图；
图4为以数据库为核心的集成电路设计、验证与测试技术的***结构图。
(5)具体实施方式
本发明的方法是利用计算机程序控制来实现，共由三个部分组成：集成电路的设计；集成电路的验证；集成电路的测试。
第一部分：集成电路设计。
为陈述方便，将这一部分的发明称为自动设计子***，参见图1，图1为集成电路设计中的自动设计子***框图，整个自动设计子***分为：(1)集成电路设计子***的输入形式；(2)逻辑设计；(3)逻辑模拟；(4)电路参数提取与电路模拟；(5)版图设计；(6)制版。
自动设计子***的工作流程如下：
S1，图形输入的步骤，用于输入集成电路的设计信息，图形输入的形式能提供用户一种电路图交互设计的手段，其操作方便，易于在操作过程中修改数据。可随时定义菜单，定义电路功能块，采用结构化的电路图输入，各功能块可以分别设计，具有自动元件编名处理，并能自动生成电路图绘制数据。
S2，描述语言输入的步骤，用于输入集成电路的设计信息，描述语言输入是一种结构化的描述语言，可以调用库单元，也可以用户自己建立库单元。同时，各个模块可以自成***，独立使用，以实现分层次式的芯片设计，采用自动语法检查，并能生成统一的电路连接数据。描述语言输入和上述的图形输入是本发明的两种输入形式，应用时，任选一种。
Sa，逻辑设计的步骤，设计出逻辑元件及其互连所组成的逻辑网络来完成集成电路所必须述到的功能，逻辑设计是整个集成电路设计的主体，是下一步进行逻辑模拟的前提。
S3，逻辑模拟的步骤，逻辑模拟是检查和验证集成电路逻辑设计的正确性，在此，逻辑模拟及逻辑设计统称为逻辑***，逻辑模拟程序由下列四部分内容组成(如表1所示)：(a)逻辑元件的表示；(b)元件互连的描述；(c)布尔表达式的组合；(d)时间关系的描述。
 表1逻辑模拟组成部分
  序号     逻辑模拟
1 逻辑元件表达
    2     元件互连描述
    3     布尔表达组合
    4     时间关系描述
在逻辑模拟的整个过程中，需要把所述的逻辑***的输入连同逻辑模拟程序中的全部信息，输入到计算机，由计算机按照输入信号的不同组合来模拟出输出信号的变化情况，从而来动态地考验逻辑模型，并进行模拟运算。
在逻辑模拟中，逻辑***的基本单元是逻辑门或触发器，也可以是寄存器(或全加器)等较复杂的功能器件。寄存器级的模拟与门级逻辑模拟是有区别的。虽然寄存器是由基本逻辑元件组成的，但是，在寄存器级的模拟中要确定的是寄存器的结构和动作性能而不是考虑它的内部逻辑结构。这就是，对于寄存器来说，只要用它的总动作来描述，而不必用它的各个基本元件的分动作来描述。
本发明的逻辑模拟能实现晶体管级、门级、功能级和混合级的逻辑模拟(或称多级逻辑模拟)。具有灵活的操作功能，可随时中断操作，并利用命令跟踪用户需要的观察点。其另一特点是输出直观，可以用波形图作为输出。
S4，电路参数提取的步骤，将电路中器件的测量数据输入***后，不需作任何初始参数的设定，就能自动提取参数，并生成参数文件。
S5，电路模拟的步骤，在引用SPICE通用的模拟程序时，增加了一系列新的晶体管模型，从而提高了电路模拟的正确度和精确度。
S6，版图设计的步骤，包含了(a)CMOS门阵列版图设计；(b)ECL宏单元阵列版图设计；(c)层次结构的积木块式版图设计，分别说明如下：
(a)CMOS门阵列版图设计
本发明适用于半定制电路的硅栅CMOS门阵列版图设计，具有设计周期短、见效快的特点。本发明以随机布局为初始布局，再用动态权重有序迭代的方法，从而可以减少连线总长度。自动布线包括以通道段分配为内容的总体布线和以新的通道布线方法为内容的最终布线。如果自动布线没有100％布通，本发明可采用人(工)机交互布线，这是对自动化布线中不足部分的一种补偿。
(b)ECL宏单元阵列版图设计
本发明适用于高速数字集成电路的版图设计。本发明采用双金属层布线，在一个母片上形成不同的电路，只需设计三层掩膜版。宏单元阵列基本单元的运用，有利于实现触发器、全加器等逻辑单元，且晶体管的利用率高。但在运行中，需用ECL逻辑设计规则检查来验证ECL电路中的各种信号类型的匹配正确性。为了达到100％布通，可采用灵活的人机交互布线。在符号图上进行人机交互布线具有速度快、直观性好的特点，从而可以设计各种规格的ECL高速电路。
(c)层次结构的积木块式版图设计
本发明适用于用户定制电路的自动化设计***。此项技术可以设计NMOS、CMOS随机逻辑集成电路，也可以设计数/模混合电路。用户只需输入逻辑图和电路功能说明。采用分层次设计方法，可以设计复杂的VLSI芯片。其基本元胞可以是任意尺寸的矩形。此类版图设计的芯片面积利用率高。可以自动进行物理库单元的调用，形成布图用的网表。自动布局与人机交互布局溶为一体，用户可设定I/O位置，或者由***自动设置，这样一来，可进行全局优化或局部优化。同时，自动布线与人机交互布线溶为一体，设计者很容易以交互方式实现自己的意图。在此情况下，工艺简单，试制费用低。由于设计***与工艺规则无关，因此，只需修改工艺规则的说明，就可以实现各种工艺规则的版图。
S7，制版的步骤。
第二部分：集成电路验证。
为陈述方便，将这一部分的发明称为自动验证子***，参见图2，图2为集成电路验证中的自动验证子***框图，整个自动验证子***分为：(1)集成电路的电连接关系验证；(2)版图/电路提取；(3)电路拓扑结构检查；(4)电路/逻辑提取；(5)设计规则检查。
自动验证子***的工作流程如下：
T1，图形编辑的步骤，将已设计的版图进行图形编辑。
T2，版图数据的步骤，将图形编辑生成版图数据的信息。输出到下列步骤T3T4T5中。
T3，电学连接关系验证的步骤，根据版图数据来检查集成电路设计中电学连接的正确性，如果版图提取的逻辑描述与原设计不符，则所述的自动验证子***就会提供出错信息。
T4，版图/电路提取的步骤，从版图中提取电路信息(包括各种器件及其连接关系、参数)，显然，这是版图验证的一个重要步骤。值得指出，根据版图结构进行图形运算的过程中，可以提取芯片的晶体管信息并构成电路拓扑连接网，在提取电路时还可指出版图数据的某些类型的错误，以便纠正。对各种工艺(包括NMOS，PMOS，CMOS，TTL)及各种类型电路(包括数字电路和模拟电路)均可借助于本发明来作此类提取，而所提取的网表则包含有晶体管位置及类型，沟道面积及宽长比等参数。在此基础上若采用版图自动分割和拼接技术，还可以处理大规模网络。
T5，几何设计规则检查(DRC：design rule check)的步骤，根据版图数据来检查版图设计是否符合于几何设计规则，这是验证技术中最重要的一环。一般情况下，自动版图设计能避免各种违反几何设计规则情况的出现，但在用人机交互布线中，却不能保证不违反。因此，版图几何设计规则检查这一环节被认为是必不可少的。本发明的检查项目包括：(a)图形的大小，如线条的宽度和接触孔的尺寸；(b)同一层图形间的距离，如线条之间的距离；(c)不同层图形之间的距离，如图形间的重迭宽度或套准精度。对于违反设计规则的图形，所述的自动验证子***会给出该图形所在的层次以及确切的物理位置，便于在版图中查找和修改。
T6，电路拓扑结构检查的步骤，版图/电路提取后，当版图中有漏线、漏孔或连接位置反常时，在电路图中会出现诸如晶体管栅极接地、耗尽型MOS晶体管栅极接电源以及不接电源或不接地线的子电路等属于拓扑连接关系上的错误。本发明具有两组命令，一组是针对单一电路元件的，另一组是针对子电路的。用以检查晶体管中及子电路中的错误连接，这两组命令还可以进行组合，从而可以检查多种多样的拓扑连接关系的错误。不仅能列出版图中电路拓扑连接关系有错误的信息，而且可列出其物理位置。此项技术运行速度快，检错效率高。
T7，电路/逻辑提取的步骤，从电路图中提取逻辑函数(或逻辑图)的信息是对版图设计与原有逻辑图进行一致性检查的基础，也是门级逻辑模拟、功能级逻辑模拟的基础。本发明以此技术作MOS数字电路的逻辑提取，从晶体管中提取基本逻辑门，从基本逻辑门中提取各种不同的静态触发器。门级逻辑提取包括子电路的划分，以及用S-D连通性算法提取门单元等等。
第三部分：集成电路测试。
为陈述方便，将这一部分的发明称为自动测试子***，参见图3，图3为集成电路测试中的自动测试子***框图。该子***又可分为(1)测试生成；(2)故障模拟。
自动测试子***框图的工作流程如下：
W1，逻辑模拟的步骤，这一步骤实际上完成于上述集成电路设计中，它是集成电路设计与测试的连接环节，W1的输入来自集成电路设计中的逻辑设计，W1的输出是被测信息。
W2，测试生成的步骤，完成设计以后的集成电路版图，经过验证，即使已经完全正确，在制造流片过程中也可能发生差错，所以测试是集成电路生产中不可缺少的环节。自动测试子***中的测试生成分为组合逻辑电路的测试生成和时序逻辑电路的测试生成两种情况。组合逻辑电路测试生成是在通用的D算法基础上改进而成的。时序逻辑电路的测试生成则采用组合迭代模型，在不断的迭代过程中去探索解答，因此称之为探索方法。探索方法的反馈线切割采用人机交互方式，这就是，对于明显的反馈线可用人工方法切割，其余的则可以自动找出，然后自动地将时序逻辑电路变成迭代的组合逻辑电路，以便用算法找出测试序列。
W1，故障模拟的步骤，由上述探索方法找出的时序逻辑电路测试序列还需用故障模拟来验证。同时，故障模拟也是直接得到测试码的一个有效途径。本自动测试子***针对超大规模集成电路的特点，采用同时故障模拟法。该方法能适用于不同层次描述的电路，可以进行精确的时间分析，并具有电路基本功能元件和故障模型扩充简便等优点。该算法采用4值模拟(0，1，Z，H)。针对同时故障模拟法需要大量存贮空间的要求，本发明采取先处理正常事件后处理故障事件的策略，对故障的模拟和检测相结合的方法，以及部分存贮空间动态分配的方法，来提高***的运行效率。
本子***将上述几种方法结合起来使用，其故障覆盖率达到了90％以上。
本发明是把上述集成电路设计、验证与测试三个子***融为一体，成为一个总体***。该总体***由自动设计子***、自动验证子***和自动测试子***组成。通过CAD数据库将这些子***紧密地联系起来，从而形成一个集成化的整体，为各种MOS工艺及双极型ECL工艺的超大规模集成电路芯片设计的各个阶段提供完整的CAD工具。总体***结构的一个实施例如图5所示。
集成电路设计、验证与测试的技术方法的总体***包括：
(一)自动设计子***，包含：
U1步骤，是总体***的电路输入步骤，主要包括逻辑描述语言输入和逻辑图输入(也称图形输入)；
U2步骤，是总体***的模拟步骤，主要包括电路模拟和逻辑模拟；
U3步骤，是总体***的版图设计步骤，主要包括布局和布线，不同的工艺品种的集成电路有不同的版图设计，如CMOS门陈列版图，ECL门阵列版图等；
(二)自动验证子***，包含：自动测试子***
U4步骤，是总体***的验证步骤，主要包括电学连接关系验证ERC，版图/电路提取，电路拓扑结构检查，电路/逻辑提取，几何设计规划检查DRC；
(三)自动测试子***，包含：
U5步骤，是总体***的测试步骤，主要包括测试生成，故障模拟；
(四)输出***；包含：
U6步骤，是总体***的数据转换步骤，它是把集成电路设计环节的结果，经过验证和测试两个环节校核后，转换成能从事工艺制造的媒体(PG带)，进行投料生产，同时，把输出信息以绘图格式显示出来；
上述各***共用一个CAD数据库，通过数据库管理与各接口联系。
本发明的工作流程说明如下：
(1)本***以数据库为核心，程序运行的各种中间结果可由统一的数据格式来描述，因而使VLSI设计、验证和测试可在同一个***中完成。数据库具有包括版图数据在内的各种元胞(基本单元)的信息，版图实体描述，以及逻辑功能描述，电路图、逻辑图等信息；还包含元胞的基本组成部分(例如晶体管、连线、引线孔等)的信息以及元胞的关系表。数据库还用记录母元胞及子元胞之间关系的办法来表明各元胞之间的层次结构和组合。
(2)本***中的数据库具有层次结构，可以适应VLSI分层次的设计需要，具有统一的数据格式，数据库通过数据库管理与各接口联系，其中数据库管理是整个总体***的总枢，主要是协调集成电路的设计、验证及测试三个子***之间的相互联系，并使之称为一体化的总体***，其中的接口存有数十种常用逻辑单元的逻辑功能描述，有逻辑符号描述、版图符号描述，版图实体描述，功能块实体描述，测试码故障辞典等，为了与半定制设计相适应，数据库中有完备的、各种类型的CMOS、ECL门阵列母片。整个***有三个子***，而各子***共享数据库，从而提高了使用效率和设计正确性。在这里，分层次设计结果自动存入用户库或转入中心库。
本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围内，对以上所述实施例的变化、变型都将落在本发明权利要求书的范围内。

Claims (10)

1、一种集成电路设计、验证与测试一体化的技术方法，集成电路设计、验证与测试一体化的技术方法为一个计算机控制的总体***，其特征在于所述的总体***包括：
(一)自动设计子***，包含：
所述的总体***的电路输入步骤，主要包括逻辑描述语言输入和逻辑图输入：
所述的总体***的模拟步骤，主要包括电路模拟和逻辑模拟；
所述的总体***的版图设计步骤，主要包括布局和布线，不同的工艺品种的集成电路有不同的版图设计，包含了(a)CMOS门阵列版图设计；(b)ECL宏单元阵列版图设计；(c)层次结构的积木块式版图设计。
(二)自动验证子***，包含：
所述的总体***的验证步骤，主要包括电学连接关系验证ERC，版图/电路提取，电路拓扑结构检查，电路/逻辑提取，几何设计规划检查DRC；
图形编辑的步骤，将已设计的版图进行图形编辑；
版图数据的步骤，将图形编辑生成版图数据的信息；
电学连接关系验证ERC的步骤，根据版图数据来检查集成电路设计中电学连接的正确性；
版图/电路提取的步骤，从版图中提取电路信息；
几何设计规则检查DRC的步骤，根据版图数据来检查版图设计是否符合于几何设计规则；
电路拓扑结构检查的步骤，版图/电路提取后，对版图中有漏线、漏孔或连接位置反常时，在电路图中会出现诸如晶体管栅极接地、耗尽型MOS晶体管栅极接电源以及不接电源或不接地线的子电路等属于拓扑连接关系上的错误。
电路/逻辑提取的步骤，从电路图中提取逻辑函数或逻辑图的信息。
(三)自动测试子***，包含：
所述的总体***的测试步骤，主要包括测试生成，故障模拟；
(四)输出***，包含：
总体***的数据转换步骤，它是把集成电路设计环节的结果，经过验证和测试两个环节校核后，转换成能从事工艺制造的媒体，进行投料生产，同时，把输出信息以绘图格式显示出来；
所述的自动设计子***、自动验证子***、自动测试子***及输出***共用一个CAD数据库，通过数据库管理与各接口联系。
2、如权利要求1所述的集成电路设计、验证与测试一体化的技术方法，其特征在于所述的自动设计子***中电路输入步骤和逻辑模拟步骤之间还包括集成电路逻辑设计的步骤，根据所述的电路输入的信息设计出逻辑元件及其互连所组成的逻辑网络来完成集成电路所必须述到的功能，所述的逻辑模拟是检查和验证所述的逻辑设计的正确性。
3、如权利要求2所述的集成电路设计、验证与测试一体化的技术方法，其特征在于所述的自动设计子***中逻辑模拟及逻辑设计统称为逻辑***，其中所述的逻辑程序由下列四部分内容组成：(a)逻辑元件的表示；(b)元件互连的描述；(c)布尔表达式的组合；(d)时间关系的描述，在所述的逻辑模拟的整个过程中，需要把所述的逻辑***的输入连同所述的逻辑模拟程序中的全部信息，输入到计算机，由计算机按照输入信号的不同组合来模拟出输出信号的变化情况，从而来动态地考验逻辑模型，并进行模拟运算，能实现晶体管级、门级、功能级和混合级的逻辑模拟。
4、如权利要求1所述的集成电路设计、验证与测试一体化的技术方法，其特征在于所述的自动设计子***中还包括电路参数提取的步骤，将电路中器件的测量数据输入***后，不需作任何初始参数的设定，就能自动提取参数，并生成参数文件。
5、如权利要求1所述的集成电路设计、验证与测试一体化的技术方法，其特征在于所述的自动设计子***中版图设计步骤的后面还包括制版的步骤。
6、如权利要求1所述的集成电路设计、验证与测试一体化的技术方法，其特征在于所述的自动验证子***中的几何设计规则检查DRC的检查项目包括：(a)图形的大小，如线条的宽度和接触孔的尺寸；(b)同一层图形间的距离，如线条之间的距离；(c)不同层图形之间的距离，如图形间的重迭宽度或套准精度。
7、如权利要求1所述的集成电路设计、验证与测试一体化的技术方法，其特征在于所述的自动验证子***中的电路拓扑结构检查具有两组命令，一组是针对单一电路元件的，另一组是针对子电路的，用以检查晶体管中及子电路中的错误连接，这两组命令还可以进行组合，从而可以检查多种多样的拓扑连接关系的错误。
8、如权利要求1所述的集成电路设计、验证与测试一体化的技术方法，其特征在于所述的自动测试子***中的测试生成为组合逻辑电路的测试生成和时序逻辑电路的测试生成两种情况，组合逻辑电路测试生成是在通用的D算法基础上改进而成的，时序逻辑电路的测试生成则采用组合迭代模型，在不断的迭代过程中去探索解答，称之为探索方法，探索方法的反馈线切割采用人机交互方式，然后自动地将时序逻辑电路变成迭代的组合逻辑电路，以便用算法找出测试序列。
9、如权利要求1所述的集成电路设计、验证与测试一体化的技术方法，其特征在于所述的自动测试子***中的故障模拟是采用同时故障模拟法，该算法采用4值模拟(0，1，Z，H)。
10、如权利要求1所述的集成电路设计、验证与测试一体化的技术方法，其特征在于所述的输出***中的数据库接口存有数十种常用逻辑单元的逻辑功能描述，其中有逻辑符号描述、版图符号描述，版图实体描述，功能块实体描述，测试码故障辞典。
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