CN1512552A - 改善阻障层的覆盖均匀性的方法及具有该阻障层的内连线 - Google Patents

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Abstract

本发明提供一种改善阻障层的覆盖均匀性的方法，首先，提供一半导体基底，半导体基底上依序形成有一金属层及一介电层，介电层具有一双镶嵌沟槽，且双镶嵌沟槽露出金属层的表面；于双镶嵌沟槽及介电层表面上形成一阻障层，然后对阻障层进行再溅击步骤以均匀阻障层的厚度。

Description

改善阻障层的覆盖均匀性的方法及具有该阻障层的内连线
技术领域
本发明是有关于一种形成阻障层的方法，特别是有关于一种使阻障层的厚度均匀形成的方法。
发明背景
随集成电路的集成度增加，使得晶片表面无法提供足够的面积来制作所需的内连线，为了配合MOS元件尺寸缩小后所增加的内连线需求，两层以上的金属层设计，便逐渐的成为许多集成电路所必须采用的方式，特别是一些功能较复杂的产品，如微处理器，甚至需要四至五层的金属层，才得以完成微处理器内的各个元件间的连接。一般而言，多重金属内连线的制作，是在MOS的主体完成后才开始的，因此这个制程，可被视为一个独立的半导体制程。
为了不让第一层金属内连线与第二层金属内连线直接接触而发生短路，金属内连线间必须以绝缘层也就是内金属介电层(IMD)加以隔离。习知连接上、下两层金属内连线的方式主要是利用插塞，例如钨插塞、铝插塞等；且目前的内连线的制程中，已发展出一种镶嵌式(damascene)内连线结构，是在基板的介电层上，先行制作出具有介层洞(via hole)与内连线图案的沟槽，然后再以一导电层填满介层洞和内连线图案沟槽，同时制作出接触插塞(plug)与内连线结构，达到简化制程步骤的效果。以下进一步说明习知的形成双镶嵌结构的方法。
请参考图1a至1f，图1a至1f是显示习知的形成双镶嵌结构及阻障层的流程示意图。
请参考图1a，首先，提供一半导体基底101，半导体基底101上形成有一金属层102。接下来，于形成有金属层102的半导体基底101上依序形成一第一介电层103、一停止层104、一第二介电层105及一具有开口106a的图案化罩幕层106，开口106a会露出形成于金属层102上方的第二介电层105的表面。其中，金属层102例如是铜金属层；第一介电层103例如是氧化硅层；停止层104例如是氮化硅层；第二介电层105例如是氧化硅层。
请参考图1b，接着，以具有开口106a的图案化罩幕层106为罩幕，依序对第二介电层105、停止层104及第一介电层103进行非等向性蚀刻步骤以形成一作为介层窗(via)用的孔洞107，孔洞107会露出金属层102的表面；然后，将图案化罩幕层106去除。其中，非等向性蚀刻步骤例如是反应性离子蚀刻法(reactive ion etching，RIE)或电浆蚀刻(plasma etching)等。
请参考图1c，于第二介电层105上再形成一图案化罩幕层108，图案化罩幕层108具有一开口108a，开口108a形成于金属层102上方位置的第二介电层105上并会露出第二介电层105的表面，而且开口108a的宽度大于先前步骤所使用的图案化罩幕层106的开口106a的宽度。
接着，以图案化罩幕层108为罩幕对第二介电层105进行非等向性蚀刻步骤，直至露出停止层104的表面为止，以在第二介电层105上形成沟槽(trench)109，如图1d所示；同时，孔洞107与沟槽109共同形成双镶嵌(dualdamascene)结构110。其中，非等向性蚀刻步骤例如是反应性离子蚀刻法(reactive ion etching，RIE)或电浆蚀刻(plasma etching)等。因为形成第二介电层105的氧化硅层与形成停止层104的氮化硅层两者的蚀刻速率有差异，因此当开口108a所露出的第二介电层105被蚀刻完毕而开始蚀刻停止层104时，即会被发现第二介电层105已被蚀刻完毕而停止蚀刻步骤。
请参考图1e，然后，以溅镀法对半导体基底101进行沉积，以在双镶嵌沟槽110及第二介电层105露出的表面上顺应性形成一阻障层111，阻障层111的材质例如是钛(Ti)层、氮化钛(TiN)层、钽(Ta)层、氮化钽(TaN)层或上述材料的复合层例如钛/氮化钛(Ti/TiN)层及钽/氮化钽(Ta/TaN)层等，厚度约为200至1000。其中，沉积的方法例如是物理气相沉积(physical vapordeposition，PVD)。
然而，作为阻障层111的薄膜以溅镀法进行沉积来形成时，常会在孔洞107的顶角(top corner)及沟槽109的顶角部位产生突悬(overhang)的现象，同时，因为阶梯覆盖能力不佳的缘故，阻障层111的厚度亦会发生在孔洞107的底部沉积太厚而侧壁(sidewall)沉积太薄的情况。如果孔洞107底部的阻障层111太厚，则后续在双镶嵌沟槽110填入金属层以作为导电插塞112时，将导致导电插塞112与金属层102无法有效连接，产生介电层上方及下方的金属层导电不良的问题；同时，如果孔洞107侧壁的阻障层111太薄的话，则会使由金属层构成的导电插塞112的金属扩散至介电层103当中，如图1f所示。
发明内容
本发明提供一种使阻障层的厚度均匀的形成的方法，在双镶嵌沟槽沉积阻障层后，进行再溅击步骤以使阻障层之厚度均匀的形成的可调变方法，可调整双镶嵌沟槽之孔洞底部及侧壁之厚度，并有效避免双镶嵌沟槽顶角之阻障层厚度过度突出的问题。
一种改善阻障层的覆盖均匀性的方法，包括下列步骤：
提供一介电层，该介电层形成于一半导体基底表面上，其中该介电层内具有一沟槽；
于该双镶嵌沟槽及该介电层表面上形成一阻障层；及
对该阻障层进行再溅击步骤以均匀该阻障层的厚度。
所述的介电层为氧化硅层。
所述的介电层为低介电常数材料层。
所述的形成该阻障层的方法为物理气相沉积法。
一种改善阻障层的覆盖均匀性的方法，包括下列步骤：
提供一半导体基底，该半导体基底具有一金属层；
于该半导体基底上依序形成一第一介电层、一停止层、一第二介电层及具有一第一开口的一第一图案化罩幕层，该第一开口会露出该第二介电层的表面；
以该第一图案化罩幕层为罩幕，依序蚀刻该第二介电层、该停止层及该第一介电层以形成一孔洞，且该孔洞露出该金属层的表面；
于该第二介电层上形具有一第二开口的一第二图案化罩幕层，且该第二开口露出该第二介电层表面，该第二开口的宽度大于该第一开口的宽度；
以该第二图案化罩幕层为罩幕，蚀刻该第二介电层以形成一沟槽，且该沟槽露出该停止层的表面，该沟槽及该孔洞共同形成一双镶嵌沟槽；
于该双镶嵌沟槽及该第二介电层表面上进行物理气相沉积以形成一阻障层；及
对该阻障层进行再溅击步骤以均匀该阻障层的厚度。
所述的金属层为铜金属层。
所述的第一介电层为氧化硅层。
所述的第一介电层为低介电常数材料层。
所述的停止层为氮化硅层。
所述的第二介电层为氧化硅层。
所述的第二介电层为低介电常数材料层。
所述的物理气相沉积法为以溅镀法进行。
所述的阻障层为钛层、氮化钛层、钽层及氮化钽层或上述材料的复合层其中之一。
所述的再溅击步骤的反应气体为钝气气体。
所述的钝气气体为氩气。
所述的再溅击步骤在0.01至100mTorr的压力，摄氏-40度至200度的温度的条件下进行。
所述的改善阻障层的覆盖均匀性的方法，其中进行该再溅击步骤的时间越长，该双镶嵌沟槽底部阻障层的厚度越薄，该双镶嵌沟槽侧壁的阻障层厚度因此增加。
所述的改善阻障层的覆盖均匀性的方法，其中还包括去除该第一图案化罩幕层及该第二图案化罩幕层的步骤。
一种内连线，包括：
一半导体基底；
一介电层，形成于该半导体基底上，其中该介电层具有一沟槽，且该沟槽露出于该半导体基底表面；及
一阻障层，形成于该沟槽的侧壁及底部，其中该阻障层具有一大体均匀的厚度，且该均匀的厚度是藉由一再溅击制程形成。
所述的沟槽为接触窗。
一种内连线，包括：
一半导体基底；
一介电层，形成于该半导体基底上，其中该介电层具有一孔洞，且该孔洞露出于该半导体基底表面，用以作为接触窗；及
一阻障层，形成于该孔洞的侧壁及底部，其中该阻障层具有一大体均匀的厚度，且该均匀的厚度是藉由一再溅击制程形成。
一种内连线，包括：
一半导体基底；
一介电层，形成于该半导体基底上，其中该介电层具有一双镶嵌结构，且该双镶嵌结构露出于该半导体基底表面；及
一阻障层，形成于该双镶嵌结构的侧壁及底部，其中该阻障层具有一大体均匀的厚度，且该均匀的厚度是藉由一再溅击制程形成。
所述的内连线，其中该介电层为氧化层或低介电常数材料层。
所述的阻障层为钛层、氮化钛层、钽层及氮化钽层或上述材料的复合层其中之一。
所述的内连线，其中该沟槽侧壁的该阻障层的最大厚度与最小厚度的差异值小于20％。
所述的内连线，其中该沟槽底部的该阻障层的最大厚度与最小厚度的差异值小于20％。
附图说明
图1a至1f是显示习知的形成双镶嵌结构及阻障层的流程示意图；
图2a至2g是显示本发明的形成双镶嵌结构及阻障层的流程示意图。
符号说明：
101、201—半导体基底；
102、202—金属层；
103、203—第一介电层；
104、204—停止层；
105、205—第二介电层；
106、108、206、208—图案化罩幕层；
106a、108a、206a、208a—开口；
107、207—孔洞；
109、209—沟槽；
110、210—双镶嵌沟槽；
111、111a、211、211a—阻障层；
112、212—导电插塞。
具体实施方式
请参考图2a至2g，图2a至2g是显示本发明的形成双镶嵌结构及阻障层的流程示意图。
请参考图2a，首先，提供一半导体基底201，半导体基底201上形成有一金属层202。接下来，于形成有金属层202的半导体基底201上依序形成一第一介电层203、一停止层204、一第二介电层205及一具有开口206a的图案化罩幕层206，开口206a会露出形成于金属层202上方的第二介电层205的表面。其中，金属层202例如是铜金属层；第一介电层203例如是氧化硅层或低介电常数(low-k)材料层其中之一；停止层204例如是氮化硅层；第二介电层205例如是氧化硅层或低介电常数(low-k)材料层其中之一。
请参考图2b，接着，以具有开口206a的图案化罩幕层206为罩幕，依序对第二介电层205、停止层204及第一介电层203进行非等向性蚀刻步骤以形成一作为介层窗(via)用的孔洞207，孔洞207会露出金属层202的表面；然后，将图案化罩幕层206去除。其中，非等向性蚀刻步骤例如是反应性离子蚀刻法(reactive ion etching，RIE)或电浆蚀刻(plasma etching)等。
请参考图2c，于第二介电层205上再形成一图案化罩幕层208，图案化罩幕层208具有一开口208a，开口208a形成于金属层202上方位置的第二介电层205上并会露出第二介电层205的表面，而且开口208a的宽度大于先前步骤所使用的图案化罩幕层206的开口206a的宽度。
接着，以图案化罩幕层208为罩幕对第二介电层205进行非等向性蚀刻步骤，直至露出停止层204的表面为止，以在第二介电层205上形成沟槽(trench)209，如图2d所示；同时，孔洞207与沟槽209共同形成双镶嵌(dualdamascene)结构210。其中，非等向性蚀刻步骤例如是反应性离子蚀刻法(reactive ion etching，RIE)或电浆蚀刻(plasma etching)等。因为形成第二介电层205的氧化硅层与形成停止层204的氮化硅层两者的蚀刻速率有差异，因此当开口208a所露出的第二介电层205被蚀刻完毕而开始蚀刻停止层204时，即会被发现第二介电层205已被蚀刻完毕而停止蚀刻步骤。
请参考图2e，然后，以溅镀法对半导体基底201进行沉积，以在双镶嵌沟槽210及第二介电层205露出的表面上顺应性形成一阻障层211，阻障层211的材质例如是钛(Ti)层、氮化钛(TiN)层、钽(Ta)层、氮化钽(TaN)层或上述材料的复合层例如钛/氮化钛(Ti/TiN)层及钽/氮化钽(Ta/TaN)层等，厚度约为30至1000。其中，沉积的方法例如是物理气相沉积(physical vapordeposition，PVD)。
然而，作为阻障层211的薄膜以溅镀法进行沉积来形成时，常会在孔洞207的顶角(top corner)及沟槽209的顶角部位产生突悬(overhang)的现象，同时，因为阶梯覆盖能力不佳的缘故，阻障层211的厚度亦会发生在孔洞207的底部沉积太厚而侧壁(sidewall)沉积太薄的厚度不均匀的情况。因此，后续在双镶嵌沟槽210填入金属层以作为导电插塞212时，将导致导电插塞212与金属层202无法有效连接，产生介电层上方及下方的金属层导电不良的问题，所以，接下来必须进行一使阻障层211厚度均匀的步骤。
接着，以氩气(Ar)作为反应气体，在摄氏-40度至200度的温度下，以0.01至100mTorr的压力对阻障层211进行再溅击(re-sputter)步骤。因为再溅击过程中具有能量的钝气离子，例如氩气离子(Ar+)，会撞击阻障层211，因此第二介电层205上所形成的阻障层211a的钛或钽离子会被撞击离开而使阻障层211变薄；同时，沟槽209顶角位置的突悬现象及孔洞207顶角位置的突悬现象亦会因为氩气离子的撞击使顶角位置的阻障层211被修饰，而避免突悬现象的发生。而因为孔洞207窄且深，因此在再溅击过程中，孔洞207底部很厚的阻障层211的钛或钽材质被氩气离子撞击解离后，部份解离后的钛或钽离子会离开阻障层211，部份会在孔洞207的侧壁(sidewall)上进行再沉积作用，让过薄的孔洞207侧壁的厚度可以被增厚，如图2f所示。
而孔洞207底部的厚度可以藉由再溅击步骤的处理时间来控制，再溅击的时间越长，孔洞207底部的阻障层211的厚度越薄，孔洞207侧壁的阻障层211厚度则越厚；反之，再溅击的时间越短，孔洞207底部的阻障层211的厚度则会较厚，孔洞207侧壁的阻障层211厚度则较薄。
请参考图2g，后续在双镶嵌沟槽210填入金属层以作为导电插塞212时，导电插塞212与金属层202可以有效连接，不会发生介电层上方及下方的金属层导电不良的问题；如此一来，即形成用以连接具有均匀阻障层211a的内连线构造，并且不限制于图2g所示的双镶嵌沟槽构造，亦可使用于一般沟槽或接触窗等构造中。
本发明所提供的改善阻障层的覆盖均匀性的方法，主要是在阻障层211形成后随即进行再溅击步骤来使阻障层211可均匀地顺应性形成在双镶嵌沟槽210的表面上，并且可藉由调整再溅击步骤的进行时间，来控制孔洞207底部的阻障层211的厚度差异小于20％，并控制孔洞207侧壁的阻障层211的厚度差异亦小于20％，因此可将阻障层的厚度调整并控制为适当的比例。例如，进行较长时间的再溅击步骤使孔洞207的底部厚度相当薄，让导电插塞212与金属层202可有效连接，避免介电层上方及下方的金属层导电不良的问题；同时，进行较长时间的再溅击步骤亦会使孔洞207的侧壁厚度的阻障层211具有足够的厚度，可有效避免金属层构成的导电插塞212的金属扩散至介电层203当中，进而达到提高产品可靠度的目的。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视的申请专利范围所界定者为准。

Claims (39)

1.一种改善阻障层的覆盖均匀性的方法，其特征在于包括下列步骤：
提供一介电层，该介电层形成于一半导体基底表面上，其中该介电层内具有一沟槽；
于该双镶嵌沟槽及该介电层表面上形成一阻障层；及
对该阻障层进行再溅击步骤以均匀该阻障层的厚度。
2.如权利要求1所述的改善阻障层的覆盖均匀性的方法，其特征在于该介电层为氧化硅层。
3.如权利要求1所述的改善阻障层的覆盖均匀性的方法，其特征在于该介电层为低介电常数材料层。
4.如权利要求1所述的改善阻障层的覆盖均匀性的方法，其特征在于形成该阻障层的方法为物理气相沉积法。
5.如权利要求1所述的改善阻障层的覆盖均匀性的方法，其特征在于该阻障层为钛层、氮化钛层、钽层及氮化钽层或上述材料的复合层其中之一。
6.如权利要求1所述的改善阻障层的覆盖均匀性的方法，其特征在于该再溅击步骤的反应气体为钝气气体。
7.如权利要求6所述的改善阻障层的覆盖均匀性的方法，其特征在于该钝气气体为氩气。
8.如权利要求1所述的改善阻障层的覆盖均匀性的方法，其特征在于该再溅击步骤在0.01至100mTorr的压力，摄氏-40度至200度的温度的条件下进行。
9.如权利要求1所述的改善阻障层的覆盖均匀性的方法，其特征在于进行该再溅击步骤的时间越长，该双镶嵌沟槽底部阻障层的厚度越薄，该双镶嵌沟槽侧壁的阻障层厚度因此增加。
10.一种改善阻障层的覆盖均匀性的方法，其特征在于包括下列步骤：
提供一半导体基底，该半导体基底具有一金属层；
于该半导体基底上依序形成一第一介电层、一停止层、一第二介电层及具有一第一开口的一第一图案化罩幕层，该第一开口会露出该第二介电层的表面；
以该第一图案化罩幕层为罩幕，依序蚀刻该第二介电层、该停止层及该第一介电层以形成一孔洞，且该孔洞露出该金属层的表面；
于该第二介电层上形具有一第二开口的一第二图案化罩幕层，且该第二开口露出该第二介电层表面，该第二开口的宽度大于该第一开口的宽度；
以该第二图案化罩幕层为罩幕，蚀刻该第二介电层以形成一沟槽，且该沟槽露出该停止层的表面，该沟槽及该孔洞共同形成一双镶嵌沟槽；
于该双镶嵌沟槽及该第二介电层表面上进行物理气相沉积以形成一阻障层；及
对该阻障层进行再溅击步骤以均匀该阻障层的厚度。
11.如权利要求10所述的改善阻障层的覆盖均匀性的方法，其特征在于该金属层为铜金属层。
12.如权利要求10所述的改善阻障层的覆盖均匀性的方法，其特征在于该第一介电层为氧化硅层。
13.如权利要求10所述的改善阻障层的覆盖均匀性的方法，其特征在于该第一介电层为低介电常数材料层。
14.如权利要求10所述的改善阻障层的覆盖均匀性的方法，其特征在于该停止层为氮化硅层。
15.如权利要求10所述的改善阻障层的覆盖均匀性的方法，其特征在于该第二介电层为氧化硅层。
16.如权利要求10所述的改善阻障层的覆盖均匀性的方法，其特征在于该第二介电层为低介电常数材料层。
17.如权利要求10所述的改善阻障层的覆盖均匀性的方法，其特征在于进行该物理气相沉积法为以溅镀法进行。
18.如权利要求10所述的改善阻障层的覆盖均匀性的方法，其特征在于该阻障层为钛层、氮化钛层、钽层及氮化钽层或上述材料的复合层其中之一。
19.如权利要求10所述的改善阻障层的覆盖均匀性的方法，其特征在于该再溅击步骤的反应气体为钝气气体。
20.如权利要求19所述的改善阻障层的覆盖均匀性的方法，其特征在于该钝气气体为氩气。
21.如权利要求10所述的改善阻障层的覆盖均匀性的方法，其特征在于该再溅击步骤在0.01至100mTorr的压力，摄氏-40度至200度的温度的条件下进行。
22.如权利要求10所述的改善阻障层的覆盖均匀性的方法，其特征在于进行该再溅击步骤的时间越长，该双镶嵌沟槽底部阻障层的厚度越薄，该双镶嵌沟槽侧壁的阻障层厚度因此增加。
23.如权利要求10所述的改善阻障层的覆盖均匀性的方法，其特征在于还包括去除该第一图案化罩幕层及该第二图案化罩幕层的步骤。
24.一种内连线，包括：
一半导体基底；
一介电层，形成于该半导体基底上，其中该介电层具有一沟槽，且该沟槽露出于该半导体基底表面；及
一阻障层，形成于该沟槽的侧壁及底部，其特征在于：该阻障层具有一大体均匀的厚度，且该均匀的厚度是藉由一再溅击制程形成。
25.如权利要求24所述的内连线，其特征在于该介电层为氧化层或低介电常数材料层。
26.如权利要求24所述的内连线，其特征在于该沟槽为接触窗。
27.如权利要求24所述的内连线，其特征在于该阻障层为钛层、氮化钛层、钽层及氮化钽层或上述材料的复合层其中之一。
28.如权利要求24所述的内连线，其特征在于该沟槽侧壁的该阻障层的最大厚度与最小厚度的差异值小于20％。
29.如权利要求24所述的内连线，其特征在于该沟槽底部的该阻障层的最大厚度与最小厚度的差异值小于20％。
30.一种内连线，包括：
一半导体基底；
一介电层，形成于该半导体基底上，其中该介电层具有一孔洞，且该孔洞露出于该半导体基底表面，用以作为接触窗；及
一阻障层，形成于该孔洞的侧壁及底部，其特征在于：该阻障层具有一大体均匀的厚度，且该均匀的厚度是藉由一再溅击制程形成。
31.如权利要求30所述的内连线，其特征在于该介电层为氧化层或低介电常数材料层。
32.如权利要求30所述的内连线，其特征在于该阻障层为钛层、氮化钛层、钽层及氮化钽层或上述材料的复合层其中之一。
33.如权利要求30所述的内连线，其特征在于该沟槽侧壁的该阻障层的最大厚度与最小厚度的差异值小于20％。
34.如权利要求30所述的内连线，其特征在于该沟槽底部的该阻障层的最大厚度与最小厚度的差异值小于20％。
35.一种内连线，包括：
一半导体基底；
一介电层，形成于该半导体基底上，其中该介电层具有一双镶嵌结构，且该双镶嵌结构露出于该半导体基底表面；及
一阻障层，形成于该双镶嵌结构的侧壁及底部，其特征在于：该阻障层具有一大体均匀的厚度，且该均匀的厚度是藉由一再溅击制程形成。
36.如权利要求35所述的内连线，其特征在于该介电层为氧化层或低介电常数材料层。
37.如权利要求35所述的内连线，其特征在于该阻障层为钛层、氮化钛层、钽层及氮化钽层或上述材料的复合层其中之一。
38.如权利要求35所述的内连线，其特征在于该沟槽侧壁的该阻障层的最大厚度与最小厚度的差异值小于20％。
39.如权利要求35所述的内连线，其特征在于该沟槽底部的该阻障层的最大厚度与最小厚度的差异值小于20％。
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