CN1466269A - 一种数字集成电路的门电路 - Google Patents

Abstract

一种数字集成电路的门电路，由两个开关管作作倒相，构成输入级和输出级后相互直交链组成。这种基本单元电路元件数量少，构造简单，因此被大规模数字电路广泛采用。但在现有技术中，上述基本单元电路未被改进前，开关管中的沟道和基片中载流子存储效应增加特性。使的该门电路传输时间传播随电源电压变化而变化，因此现有技术的数字电路对电源电压的要求非常苛刻，对电路设计带来困难。本发明通过增加二个稳压二级管和固定电压源的办法，晶体管之输入端电压限制在其导通电压之下，从而使得该门电路的传输时间保持恒定，使得改进后的门电路能够适应较为宽广的电压。

Description

一种数字集成电路的门电路

技术领域：

本发明涉及到数字集成电路中的基本单元电路，尤其是一种以晶体管开关管作反相器的基本单元电路。

背景技术：

现有技术的集成电路，是由几十万个基本单元电路刻制在一块芯片上组成。如附图1所示的基本单元电路，由两级晶体管开关管作倒相器直接交链而成，倒相器由晶体管开关管t1和t2，以及电阴r1和r2组面。上述元件所组成的基本单元电路因为节省了许多组容性元件，线路特别简单，所以被大规模集成电路广泛采用。但上述电路中的晶体管开关管t1的截止阴抗远远大于电阴r1的电阴值。因此，晶体管开关管t1之输出电压，也既晶体管开关管t2之输入电压Fb的高电平就与电源电压Vd大致相等。将上述晶体管开关管倒相电路组成一个稳态触发电路，那就会产生如下结果，其传播延迟时间是随电源电压Vd的上升而增加的，这就对电路的稳定性带来严重缺点。

晶体管开关电路的传播延迟时间这所以随电源电压Vd的变化而变化，究其原因，需要从其构造上来加以探究。因为在晶t2的中存在沟道和基片，当电源电压上升时，沟道或基片中载流子存储效应将会增加。这种载流子存储效应增强现象是由于t2的输入电压高电平高于PN结的正向导通电压(Vf＝1.0伏)而产生的。因此，当电源电压Vd高于1.5伏以上时，晶体管开关管的传播延迟时间和功率损耗将随电源电压Vd的升高而增加。基于这一特性，该晶体管开关管电源电压Vd就必须选定在1.0伏至1.4伏之间，这对电压Vd设定的幅度范围显得相当苛刻。此外，对某些晶体等开关管而言，电压Vd从1.2伏附近急剧上升，这种上升还会随基片的状况表现有所不同，为了保证传输，Vd的电压要求就更加严格了。换句话来说，容许电压Vd变动幅度的范围非常窄小，从而给电路设计带来困难。

发明内容：

本发明目的要对上述数字基本单元电路进行改进，在该电路中，传播延迟时间不随电源电压的变化而变化，从而使电源电压有一个宽幅波动的范围。

本发明解决其技术问题所采用的技术方案是：在现有技术的由两级晶体等开关管作倒相器上互直接交链的数字基本单元电路中，作为后一级倒相器电路的晶体管开关管之输入电压，也就是前级倒相器电路的晶体管开关管之输出电压，如果能够被严格限制在低于PN结的正向电压以下，这样，尽管电源电压变动，但后级倒相器电路的晶体管开关管中的载流子存储效应却不再现。而为了使晶体管开关管之输入电压被严格限制在低于PN结的正向电压以下，设想可以通过增加一个稳压二级管和固定电压源的办法，具体做法是，将晶体管之输入端，通过一个稳压二级管后接在固定电压源上，尽管稳压二级管的正向偏压会因稳压二级管的金属类型不同而有微小的差异，但是，稳压二级管的正向偏压一般都在0.6伏左右。当正向电压大于0.6伏时，稳压二级管就导通。若固定电压源电压Vs设定为0.4伏左右，且稳压二级管导通良好，则倒相器电路的晶体管开关管之输入电压端就保持在1.0伏左右。换句话说，当电压Vd上升到使晶体管开关管输入端电压超过1.0伏时，稳压二级管就导通，这样使晶体管开关管之输入端被控制在小于等于1.0V左右。因此，即使电压Vd上升，但晶体管开关管之输入电压却始终被控制的大约不超过PN结的正向电压。

由于晶体管开关管之输入电压始终被控制在不超过PN结的正向电压1.0V之下，也就不再会发生显著的截流子存储效应，其传播延迟时间也就不随电源电压变化而变化。

附图说明：

图1的示的线路图是现有技术的数字基本单元电路。

图2所示的线路图是本发明第一个实施例的适应电压宽幅波动的数字基本单元电路。

图3所示的线路图是本发明第二个实施例的适应电压宽幅波动的数字基本单元电路。

附图1中、Vd表示电源电压，Fb表示t2之输入电压，t1表示前级倒相器，t2表示后级倒相器，r1表示t1输出电阻、r2表示t2输出电阻。

附图2、附图3中、Vd表示电源电压，Fb表示T2之输入电压，T1表示前级倒相器，T2表示后级倒相器，R1表示T1输出电阻、R2表示T2输出电阻，D1、D2分别表示箝制T1和T2的稳压二级管，Vs表示固定电压源。

具体实施方式：

图3所示为发明的第一种实施例。除了前、后两级倒相器电路的晶体管开关管的输入端经稳压二级管D1、D2与固定电压源Vs相连外，其余部分与图1所示的常规半导体电路装置的电路结构基本相同。

在第一种实施例中，因为晶体管开关管T1和T2之输入端通过稳压二级管D1、D2与固定电压源Vs相连，因此输入端电压大约超过1.0伏左右则稳压二级管D1、D2导通而使晶体管开关管输入端电压被控制在1.0伏左右。这样，晶体管开关管中就不会发生显著的载流子存储效应，阻止了传播延迟时间随电源电压变动而变动。

图4所示的是本发明的第二种实施例，在这里，没有采用固定电压源Vs，稳压二级管D1、D2分别被接在晶体管开关管漏极和输入端之间，除此以外，第二种实施例装置的其余部分的电路结构与图3所示的第一种实施例基本相同。T1的输入端低电平假设为0.2伏，稳压二级管D1的正向电压Vf假设为0.7伏。当电源电压Vd上升致使T1之输出电压大约超过0.9伏，则稳压二级管D1导通，从而使T1之输出电压，也就是T2之输入电压被控制在0.9V，于是，晶体管开关管中不再发生显著的截流子存储效应，其传播延迟时间也就不再岁电源电压变动而变动。

在第二种实施例中，稳压二级管D2连接在晶体管开关管T2漏极和栅极之间，若T2之输入电压大约超过0.9伏，则稳压二级管D2导通而将输出电压控制在0.9伏左右。然而稳压二级管D1、D2的正向电压直接决动数字基本单元电路输出波形的高电平和低电平之间电位差，为了增加输出电平波形幅度，稳压二级管D1、D2的正向电压最好选定为大于第一种实施例中的二极管的正向压降。无论是第一种还是第二种实施例，晶体管开关管T1出电压-即晶体管开关管T2的输入电压的高电平都是受到限制的。然而，该电压的低电平是根据电阻R1的阻值与晶体管开关管T1的导通电阻之比值来确定的。因此，低电平的确定与高电平无关。

在第一种和第二种实施例中，稳压二级管D1、D2用于限制晶体管开关管T1的输出电压，以便保证晶体管开关管T1和T2高速工作。若电路不需要高速工作，则可用结型二极管及其类似的二极管替代稳压二级管。

第一种和第二种实施例中的电阻R1和R2是作为倒相器晶体管开关管T1和T2的负载的。然而，用晶体管等有源元件也可以用来替代电阻R1和R2。

本发明的第一种和第二种实施例适用于晶体管开关管作倒相器的相互直接交链的数字基本单元电路，但是，也可以应用于其它数字基本电路。

如上所述，对于本发明提出的适应电压宽幅波动的数字基本单元电路，尽管电源电压变动，但是在后级的晶体管开关管中不会出现显著的截流子存储效应。因而传播延迟时间也就不会因电源电压的变动而变动。由于传导延迟时间不随电源电压的变动而变动，因此允许电源电压变动的范围就大了，这就使本发明数字基本单元电路能够适应电源电压的宽幅波动。

Claims (7)

1.一种数字集成电路的门电路，由两个开关管，两个电阻构成的倒相器后相互直接交链而成，其特征是：上述开关管的所有输入端电压，均通过连接开关管外部的PN结电压箝位元件，被限制在低于开关管输入端内部的PN结导通电压之下。

2.根据权利要示1所述的数字集成电路的门电路，其特征是：开关管外部的PN结电压箝拉元件，其一端连接在开关管的输入端，另外一端连连接一个电压源上。

3.根据权利要求2年所述的数字集成电路的门电路，其特征是：开关管外部的PN结电太箍位元件，其负极连接在开关管的所有输入端，其正极连接在开关管的漏极。

4.根据权利要求2年述的数字集成电路的门电路，其特征是：开关管外部的PN结电压箝拉元件，其正极连接在所有开关管的输入端，负有连接一个箝拉电压源VS上。

5.根据权利要求1或2或3所述的数字集成电路的门电路，其特征是：开关管外部的PN结电压箝位元件，可以采用肖特基势垒二级管。

6.根据权利要求3所述的数字集成电路的门电路，其特征是；所述的所有开关管之输出电压被限制在0.9V。

7.根据权利要求4所述的数字集成电路的门电路，其特征是；肖特基势垒二经管的正向导通电坟力大约为0.6伏，箝位电压为0.4伏。

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