CN1370305A - 包含至少一个固定到一个支座上的芯片的电子设备和制造这种设备的方法 - Google Patents
包含至少一个固定到一个支座上的芯片的电子设备和制造这种设备的方法 Download PDFInfo
- Publication number
- CN1370305A CN1370305A CN00811589A CN00811589A CN1370305A CN 1370305 A CN1370305 A CN 1370305A CN 00811589 A CN00811589 A CN 00811589A CN 00811589 A CN00811589 A CN 00811589A CN 1370305 A CN1370305 A CN 1370305A
- Authority
- CN
- China
- Prior art keywords
- chip
- bearing
- communication interface
- pad
- equipment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/98—Methods for disconnecting semiconductor or solid-state bodies
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
- G06K19/07743—External electrical contacts
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
- G06K19/07745—Mounting details of integrated circuit chips
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2405—Shape
- H01L2224/24051—Conformal with the semiconductor or solid-state device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00015—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01058—Cerium [Ce]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01087—Francium [Fr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19042—Component type being an inductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Credit Cards Or The Like (AREA)
- Die Bonding (AREA)
- Wire Bonding (AREA)
- Apparatus For Radiation Diagnosis (AREA)
- Electrostatic, Electromagnetic, Magneto- Strictive, And Variable-Resistance Transducers (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
本发明涉及一种制造一个包含一个与至少一个以芯片形式的微型电路有关的支座的设备的方法,对于这一个或者多个芯片,该方法包含以下步骤:a)最初为所述芯片准备一个由一个薄芯片组成的部件,其中该薄芯片由在一个保护性衬底上的第一表面保持,而且这个第一表面上具有至少一个连接垫片(8);b)利用该芯片与第一表面相反、面对该支座的一个表面(16a)的第二表面,将所述部件放到该支座的所述表面上;c)除去该保护性衬底以便暴露芯片的所述第一表面;以及d)在至少一个连接垫片以及该支座的一个表面(16a)处,制造覆盖芯片第一表面的一个通信接口的至少一部分。
Description
本发明涉及一种包含至少一个芯片固定到一个支座上的电子设备和一种制造这样一个设备的方法。
在某些领域,包括智能卡领域,必须实施在一个相对薄和柔性支座上安装一个微型电路或者芯片。就智能卡来说,一方面有必要使该芯片的存在不会导致一个超过由国际标准规格规定的阈值(当前固定为50微米)的过度厚度,另一方面有必要使该芯片的安装是足够可靠的,以允许即使当该卡经受较高挠曲和扭应力时也可以持久地使用。
以传统的方式,通过将该芯片安放在一个为这个目的而设、在该支座深度处的空穴中,可以避免引起一个过分的厚度。
图1示意性地显示了在一个支座2上安装一个芯片6以构成一个智能卡的一个已知实例。该芯片6几乎被全部封装在一个空腔3中,以便使它的厚度被包含在支座2的厚度之内。该芯片6在它面向空腔3外面的表面边上具有一组连接垫片5。这些垫片5通过电线9连接到在支座上的相应触头7。触头7能够位于空腔底部,或者在围绕该空腔的一个凹进区域11中的一个中间水平,如在该实例中说明的那样。这些触头7反过来和接触区13电连接,以允许和一个卡阅读器电阻连接。这些接触区13被全部封装在凹槽11中,以便使它们的厚度也被包含在支座2的厚度之内。
为了保护整个部分,形成了一个防护材料涂层15,用以覆盖由空腔3、电线9和接触区13内部边缘的一部分所占有的全部区域。
这个传统技术具有几个缺点。首先,包含将芯片6的连接垫片5电连接到触头7的操作需要使用非常精细和纤细的电线9,因而形成易碎的点。此外,焊接这些电线9的操作需要相当大量的工具加工以及不小数量的时间。
此外,空腔3的形成需要一个对该卡来说既昂贵又削弱的加工步骤。
也应注意到,当必须在同一个支座上同时装配几个部件、例如几个芯片或者其它无源或有源元件时,基于在一个支座的一个空腔内集成一个芯片的技术是难以使用的。
鉴于这些问题,本发明提出了一种新颖的方法,用于制造包含至少一个芯片安装在一个支座上的设备。
因此,本发明提出了一种用于制造一个具有一个与至少一个以芯片形式的微型电路有关的支座的设备的方法,其特征在于:对于该一个或者多个芯片,它包含以下步骤:
a)最初为所述芯片准备一个由一个薄的芯片组成的部件,其中该薄芯片由带有一个保护性衬底的第一表面保持,而且这个第一表面上具有至少一个连接垫片;
b)利用该芯片中与第一表面相反、面向该支座一个表面的第二表面,将所述部件装到该支座的所述表面上;
c)除去该保护性衬底以便暴露芯片的所述第一表面;以及
d)在至少一个连接垫片以及该支座一个表面的一部分处,产生覆盖芯片第一表面的一个通信接口的至少一部分。
本发明有利地使用了在一个非常薄的衬底中制造芯片的技术,诸如在专利文献WO-A-98/02921中特别描述的那种技术。
从制造这种设备的方法、以及芯片和接口部件相对于支座表面的整体平面来说具有的过量厚度的观点上看,只是在一个芯片的附着以后创建通信接口的至少一部分是尤其有利的。
因此,本发明有利地使第二表面附着于该支座表面的一部分表面上成为可能,实质上该支座的表面在它的总体平面中。
更可取地是,在该芯片的第二表面上***一个粘合层,用于在步骤b)期间将芯片的第二表面粘合到支座的表面上。
该方法还可以包含一个步骤,即在芯片第一表面的至少一个暴露部分上沉积一个保护层。
有可能在制造通信接口的步骤期间制造该设备所必需的整个通信接口,该通信接口具有至少一个连接区域和/或至少一个互连用于连接该芯片到它的外面。
在一个变体中,在步骤b)将芯片附着到支座上之前,制造包含一个连接区域和/或至少一个互连用于连接该芯片到它的外面的通信接口的至少一部分,步骤d)包含在芯片上的至少一个垫片和一个连接区域或者一个相应的互连之间制造至少一个连接链接或者电流馈接。
依据本发明的一个最佳实施例,通过印刷在步骤d)制造该通信接口。
这个印刷能够在单个步骤中执行,例如通过丝网印刷。
更可取地,该印刷是利用包含导电颗粒的一种粘合墨水来实现的。
在附着该芯片之前制造的通信接口的一部分也可以通过丝网印刷制造。
有利地是,每个连接垫片(8)是以在该芯片所述第一表面上的一个突起的形式制造的。
更可取地是,该芯片由一种所谓的硅绝缘体(SOI,silicon oninsulator)技术制造,并且具有实质上等于或者小于10微米的总厚度。
本发明本身可很好地用于在同一个支座上包含几个芯片的设备的制造。在这种情况下,用于制造通信接口至少一部分的步骤d)能够为在所述多个芯片中的至少一组同时执行。
依据本发明的另一个方面,有可能通过在该支座上替换具有一个故障位于其内部或者在它到该通信接口的连接处的至少一个芯片,来修理一个设备。
这是因为:借助于上述方法获得、包含芯片以及通信接口的部件的非常薄厚度,使得通过在发生故障的芯片之上放置一个替换芯片来替换一个损坏的芯片成为可能。
有利地是,该替换包含以下步骤:
将要被替换的芯片压入支座的厚度中,以便使所述芯片的顶面和该支座的表面齐平或者稍微凹进低于该支座表面,而且它和通信接口的连接被断开;
提供一个由一个薄芯片组成的部件,其中该薄芯片由带有一个保护性衬底的第一表面保持,而且在这个第一表面上具有至少一个连接垫片;以及
为这个替换芯片重复上述步骤b)到d)。
本发明还涉及用于制造智能卡的上述方法的实现。
本发明还涉及一种诸如智能卡、标志等具有一个与至少一个以芯片形式的微型电路有关的支座的设备,其特征在于:在支座的至少一个表面上,在这一个或者多个芯片处,它包含:
具有面向该支座外面的第一表面、至少一个连接垫片以及粘合到该支座表面的第二表面的芯片;以及
一个通信接口,覆盖在芯片所述第一表面上的至少一个连接垫片以及该支座所述表面的一部分。
有利地是,该设备还至少在所述芯片的所述第一表面上具有一个保护层。
依据本发明一个最佳特征,在所述芯片上面的表面具有一个相对于支座所述表面的总体平面来说的过量厚度,该厚度实质上等于或者小于50微米。
通过参考附图,阅读以下仅仅作为非限制性实例而给出的最佳实施例的描述,本发明将得到更好的理解,而且它的优点将更清楚地显露出来,其中附图包括:
图1,已经描述过了,是显示了一个芯片在支座一个空腔中的位置的一个已知智能卡的剖视图;
图2是由在本发明实施例中使用的所谓硅绝缘体技术产生的一个薄片的一个局部平面视图;
图3是沿着在图2中的轴II-II’的一个剖视图;
图4是包含一个从图2描述的薄片中剪切下来的芯片、并且附着于一个支座的一个表面上的一个部件的剖视图;
图5a到5c是依据本发明第一实施例描述了制造一个设备的不同步骤的剖视图;
图6是依据本发明第二实施例在同一个表面上包含几个芯片的一个卡的平面视图;以及
图7a到7e是沿着图6中的轴VI-VI’的剖视图,描述了通过芯片替换修理一个设备的不同步骤。
图2显示了由所谓的硅绝缘体(SOI)技术产生的薄片12。这个技术使得制造非常薄的芯片2、即微型电路的有源部分成为可能。芯片2在一个通常由玻璃制成的绝缘保护性衬底4上成行排列,该保护性衬底构成了该薄片的主体。这个绝缘衬底4在其它事物当中起到保护芯片2的作用,由于芯片很薄(大约10微米),所以它们是柔性的。
每个芯片2通过粘合垫片6保持在保护性玻璃衬底4上。这些粘合垫片6包含小的矩形区域,并相对于芯片2的侧面旋转45°,并且位于每个芯片的相应边角,以便除了薄片12的周边之外,一个垫片6覆盖四个不同芯片的四个连接角。
图3是沿着图2中的轴II-II’的局部剖视图,它显示了由一个芯片2、粘合垫片6以及玻璃衬底4组成的一个部件。
芯片2在它一个或多个边缘上具有电连接垫片,这使得将在芯片上制造的电路和其外部连接成为可能。每个连接垫片8由一个通常被称为英语术语“bump”的凸起8产生。在芯片2上的凸起8构成从芯片2的一个表面上突起的点,以允许必要的互连。
依据本发明,凸起8在芯片2的朝向保护性玻璃衬底4的表面2b上形成。每个凸起8实质上具有一个尖顶式的形状,这使得提供一个和在它界面处的一个相应垫片良好的力学及电接触成为可能。
粘合垫片6的厚度e1足够使得凸起8的顶端不和相对它的保护性衬底4的表面4a相接触。
应当注意到:当前的SOI技术使得制造总厚度大约10微米、甚至实质上更少的芯片2成为可能。这个尺寸一方面包含芯片2的整个表面的厚度,另一方面包含在芯片和外部之间的连接垫片处的突起。
在图3描述的实例中,芯片2的主体厚度e2例如大约为5微米,而且在凸起8上的离隙e3也大约为5微米。
在专利文献WO-A-98 02921中以公司Kopin的名义特别地描述了使获得具有这种几何特性的芯片成为可能的SOI技术。
在切断薄片之前,在芯片2的暴露表面2a、即与朝向保护性衬底4的表面2b相反的表面处,向薄片12施加一个粘合层10,如图3所示。
有几种技术可用于制造这个粘合层10。
依据本发明的一个最佳实施例,粘合层10通过热熔材料的一个精细薄膜的层叠产生。
在一个变体中,这个层10能够通过使用一种粘合漆的丝网印刷产生,其中该粘合漆诸如一种热塑或热封材料(一种也被称为英语术语“thermoset”的特性),能够在一个温度下再加工。
举例来说,无论是依靠哪个技术制造的,粘合层10的厚度在m和n微米之间,一个典型的值为10微米。
一旦已经沉积了粘合层10,就沿着在芯片的行和列之间(图1和3)的空隙D剪切该薄片12,以便获得单独的部件14,其中每个部件14都具有芯片2的格式,而且由一个保护玻璃衬底4、在它的角落处保持芯片2的粘合垫片6、以及覆盖整个芯片的粘合层10组成。
下面将依据不同实施例,描述至少一个这样的部件14是如何允许一个或者多个芯片安装在一个薄支座的一个或者每个表面上的。
在参考图4以及图5a-5c加以描述的第一实施例中,部件14被沉积在一个由塑料制成的柔性支座16上,以便构成一个智能卡的主体为由ISO 7810确定的传统格式。一般地,支座能够由ABS、PVC或者PET树脂制成。
在图4所示的例子中,卡16的主体仅仅在它的一个表面16a上包含一个芯片2,以便形成一个所谓的“接触”卡。
首先,部件14位于支座16上依据上述标准保留用于安装芯片的位置处,粘合层10朝向用于接受该芯片2的表面16a。这样,部件14在粘合层10的最初暴露表面10a处被粘到支座16上(图4)。
一旦部件14已经被固定地粘到支座16上,就除去保护性衬底4。这个操作能够简单地通过剥去衬底4来实现。这是因为通过四个粘合垫片6(每个角一个)将衬底附着到芯片上的点相对较弱,而且它们的裂断能够由脱开引起,而不会使粘合层10到支座表面16a较为坚固的固定经受危险。
此外,当除去玻璃衬底4时,粘合垫片6保持粘在后者上,并因此也从芯片2的表面2b处移走。
因此,在除去保护性衬底之后,就获得了粘到支座16的一个表面16a上的芯片2的结构,并具有凸起8朝向相对于表面16a的外面,如图5a中描述的那样。
应当注意到,经由粘合层10,芯片2被直接安装在支座16的主要表面16a上。换句话说,在表面16a上没有提供空腔或者其它凹槽用于容纳芯片2。因此,粘合层10、芯片2、以及突起8,在表面16a上突出来。在该例子中,粘合层10以及芯片2的总厚度不超过20微米。
接下来,在芯片2的暴露表面2a以及它的***上印刷一个通信接口18(图5b)。该通信接口18构成一个导电层,它具有一个模式用于允许在芯片2上的每个凸起8和在智能卡上的一个接触区相连。
在该例子中,利用包含导电颗粒(银、铜、镍或者其它)的混合物来印刷通信接口18的步骤在单个丝网印刷步骤中执行。这个混合物还包含粘合材料以提供在芯片2及其支座16上保持通信接口18的良好力学性能。因此通信接口18在支座16的总体平面上形成了一个被分为相互电绝缘的几个部分的层。每个部分覆盖一个相应的凸起8,并且扩展到芯片2的一个边缘以外,以便在支座16的表面16a上构成一个相应的接触区18a、18b,这使得与在一个阅读器上的触头衔接成为可能。因此该印刷通信接口18的每个部分构成了与凸起18、接触区18a、18b、以及在凸起和接触区之间的电流馈接相接触的一个点。
在该例子中,形成通信接口的印刷层18的厚度大约为30微米或者更少。这样,位于粘合层10、芯片2以及通信接口18的层堆积处的智能卡最大过量厚度,不超过50微米。因此,这样制造的卡符合涉及容许过量厚度的ISO 7810标准。
应当注意到:印刷步骤制造了通信接口的所有元件,即:和芯片2的凸起8的连接、和阅读器的接触区18a、18b、以及在每个凸起以及它相应的接触区之间的电流馈接。这样制造接触区18a、18b以便在形成智能卡的支座表面16a上直接突起。
在一个变体中,有可能在不同的步骤中制造通信接口的一个或多个上述元件。
因此,就有可能在将芯片2以及它的粘合层10附着到支座16上之前印刷连接区域18a、18b。在这种情况下,参考图6b加以描述的印刷操作包含:仅仅印刷和在芯片2上的突起8的连接、以及相应的连接这些到先前在支座16上印刷的接触区18a、18b的电流馈接。
当在附着芯片2之前这样制造接触区时,它们能够依据一种不同于印刷的技术、例如通过沉积来金属喷镀而形成。
这个变体使得在设备制造过程中推迟芯片的附着,以便不会具有由于制造接触区的操作而形成废品的缺点成为可能。
无论是什么变体,都有可能依据需要的模式,在几个丝网印刷过程中实施通信接口(或者它的一部分)的印刷。
最后,有可能提供一个精细的保护膜20,以覆盖芯片以及在电流馈接处,接近于芯片边缘的通信接口部分。这个保护层20能够直接以一种薄膜形式沉淀而成,或者能够通过喷涂一种液体试剂、诸如一种漆来制成。保护膜的厚度因此能够保持小于大约10微米,这使得符合关于容许过量厚度的标准成为可能。
当然,还有可能通过相同的技术制造一个通信接口,这使得将芯片2上的至少一个凸起8连接到集成在该卡中的至少一个电气元件成为可能,其中该元件能够是下列中的任一组合:
一个用于在芯片2以及一个阅读器之间通过无线链接进行数据交换、以便制造一个非接触卡的天线,其中该天线还能够获得电能以提供给芯片;
至少一个无源部件,诸如电阻器、电感器或者电容器等,用于形成例如一个LC电路;
至少一个有源元件,诸如显示器、能源(例如一个太阳能电池)等等;以及
至少一个其它芯片,这个芯片能够依据用于芯片2的技术安装在卡的支座16上。
应当注意到:借助于该方法使得不用在一个空腔里沉积该芯片成为可能的事实,有可能构成连接而不必经受由于在芯片和要连接的接触区之间的高度差而造成的困扰。
这个原理使得制造一个具有大的微处理器或其它类型芯片的卡成为可能,这对于依据MOSAIC技术连接芯片的技术来说是不可能的。
现在将给出本发明第二实施例的描述,其中使用了上面描述的、用于制造一个在同一支座上包含几个芯片的组件的技术。
在图6说明的例子中,其中图6描绘了在制造后一个设备的平面视图,支座16也被用于构成一个智能卡,这里该卡在同一个表面16a上具有四个相互连接的芯片。这类带有几个芯片的卡一般用英语术语称为“multichip module(多芯片组件)”。
第一芯片2-1包含所有的连接区域P,用来制造与接触型阅读器的接口。这个芯片2-1以及围绕它的连接区域P因此位于支座上为与阅读器连接而提供的位置上。该阅读器被设计为建立与区域P的电阻接触以便与该卡交换数据。
第一芯片2-1通过一组互连连接到其它三个芯片2-2、2-3以及2-4,其中每个互连用于将一个芯片上的一个凸起连接到另一芯片上的一个凸起。在图6中,这些互连用字母A继之以由一个互连字符分开的二个数字来命名,后面这两个数字分别表示通过该互连连接的芯片的最后一个标记数字。
互连A1-2以及A1-4分别直接连接一个芯片2-2以及2-4到围绕第一个芯片2-1的接触区P。
每个芯片2-1到2-4都是以一个具有参考图2和3加以描述的特性的相应薄片的形式制造的(这里可以假定这些芯片都是不同的)。类似于第一个实施例,在芯片上的凸起是在朝向保护性衬底4的表面2b上制造的。
上述的薄片被一个粘合层10所覆盖,如参考图3描述得那样。
如参考图4加以描述的那样,然后将它们分割成多组单独的芯片14,其中每个芯片都具有对应于芯片尺寸的一个衬底4、芯片2-1、……、或者2-4、粘合垫片6、以及在芯片角落处的粘合层。
如参考图5描述的那样,在为相应芯片而提供的位置处,用和支座表面16a接触的粘合层10,将每组附着于支座16的表面。
因此,对于当前的例子,这四个芯片将已经在指示的位置处被附着和粘合到支座的表面16a上。
如参考图5a描述的那样,然后除去每个部件的保护性衬底4。一旦所有的部件14都附着于支座16上时,就能够同时执行这个除去衬底4的操作。
一旦已经除去了衬底,就执行通信接口的印刷,这包含用于接触一个阅读器的所有连接区域P、用于芯片2-1的电流馈接A1、以及互连A1-2、A2-3、A3-4以及A1-4。
依据参考图5b加以描述的技术制造该通信接口,而且还允许和就这个图所提及的那些相同的变体。
在该例子中,通过直接在芯片2-1和2-4的凸起上、以及支座16的表面16a上进行丝网印刷来制造整个通信接口。利用一种导电墨水及包含银颗粒的粘合剂在单个步骤中执行这个印刷。因此,每个芯片在接触凸起处都具有一个金属化,其中这些凸起的外形类似于图5b中描绘的那样。
还可能将通信接口的制造分成几个步骤,其中至少一个步骤能够在附着芯片之前进行。这特别能够是带有接触区P和/或某些互连、例如那些包含几个紧密靠近的轨道的A2-3以及A3-4、的情况。因此,能够在附着芯片之前注意到在这些通信接口部分的任何制造故障。
在除去保护性玻璃衬底4之后,一个精细的保护层、诸如参考图5c描述的薄膜20被沉积在所有的芯片以及互连上。
这样一个具有在同一个支座、在这种情况下是一个柔性支座上的几个芯片的部件,使得以简化的格式制造非常复杂的电路、特别是一台个人计算机成为可能。举例来说,单个卡能够包含一个微处理器、一个显示器以及它的控制电路、这整个都是相互连接的。
现在将给出本发明另一方面的描述,依据它将有可能通过在通信接口附着之后替换一个或多个被检测出有故障的芯片来实施一次修理。
这个方面将就在图6中描述和描绘的、具有多个芯片的一个电路的制造情况而进行描述。然而,它还能以类似的方式应用于具有单个芯片的卡中。
作为举例,假定在一个制造批量中由四个芯片2-1到2-4组成的一个卡在制造结尾处的一个检查期间被验证为有故障。
依据整体的工作情况,检测使得定位有问题的一个或者多个芯片成为可能。在本例子的情况中,一个检测确定故障涉及芯片2-3的功能(图6)。该故障能够位于芯片本身处,这先前没有被检测过或者已经随即被损坏了,或是在芯片2-3的凸起和它的通信接口之间的互连处。
图7a是沿着图6的轴VI-VI’的剖视图。在支座16的表面16a上可发现芯片2-2和2-3、连接这两个芯片到相应凸起8的互连A2-3,以及用以连接芯片2-2到围绕着芯片2-1的一个接触区P的互连A1-2的一部分。
为了替换损坏的芯片2-3,首先它经受冲床20的冲压,其中冲床20具有一个芯片2-3格式、或者稍微大一点的冲压表面20a(图7b)。冲床20的冲压表面20a能够被加热以便熔化该材料或者产生它的一个塑化阶段。冲床20将有故障的芯片2-3、以及围绕着凸起8的互连A2-3的一部分冲压到卡支座16的厚度里。在这个操作的结尾处,有故障的芯片2-3被完全嵌入到支座16中,且芯片2-3、以及围绕凸起8的互连A2-3的部分的顶面和支座的表面16a齐平。上述顶面可能会稍微凹进低于支座的表面16a,如图7c描绘的那样。应当注意到:冲压提供了围绕凸起8的互连A2-3的裂断。这样,有故障的芯片2-3就和卡的其它元件变得电隔离了。
如参考图4和5a描述的那样,依据用于其它芯片附着的相同技术,一个新的替换芯片2-3’就被放置在有故障芯片的原始位置处。因此,与替换芯片2-3’有关的粘合层10就被放置得和被压入的芯片2-3的顶面相接触。然后替换芯片2-3’和有故障的芯片2-3在它被冲压之前在同一水平面上,或者稍微低于这个水平面。
接下来,印刷用以连接替换芯片2-3的一个相应凸起8的互连A2-3的一个或者多个部分(图7e)。这个互连部分的印刷能够依据用于通信接口的相同技术执行。更可取地是,新印刷的部分稍微伸出由冲床20压入的表面范围,以便提供与互连主要部分的良好连续性。
当然,有故障芯片替换技术能够应用于在一个或者其它表面上的任何其它一个或者多个芯片。
很明显,本发明的范围大大超出了智能卡的领域,并且适用于任何通过附着一个或多个芯片到一个支座、尤其是一个柔性支架诸如卡、薄膜等上制造的电路或者部件。
此外,假如它在技术上是可实现的话,则关于一个实施例或变体而描述的每个组合还适用于其它实施例。
Claims (20)
1.一种用于制造一个具有一个与至少一个以芯片形式的微型电路有关的支座的设备的方法,其特征在于:对于这一个或者多个芯片,它包含以下步骤:
a)最初为所述芯片准备一个由一个薄芯片组成的部件,其中该薄芯片由在一个保护性衬底上的第一表面保持,而且这个第一表面上具有至少一个连接垫片(8);
b)利用该芯片的与第一表面相反、面对该支座一个表面(16a)的第二表面,将所述部件附着到该支座的所述表面上;
c)除去该保护性衬底以便暴露芯片的所述第一表面;以及
d)在至少一个连接垫片以及该支座的一个表面部分(16a)处,产生覆盖芯片第一表面的一个通信接口的至少一部分。
2.如权利要求1所述的方法,其特征在于:所述第二表面附着于所述表面的外表面一部分上,其中所述表面实质上在其整体平面中。
3.如权利要求1或者2所述的方法,其特征在于:在步骤a)处,它还包含在芯片的所述第二表面上提供一个粘合层,以允许后者在步骤b)期间被粘在该支座表面上。
4.如权利要求1到3中任何一个所述的方法,其特征在于:它还包含一个步骤,在芯片第一表面的至少一个暴露部分上沉积一个保护层。
5.如权利要求1到4中任何一个所述的方法,其特征在于:在制造通信接口的步骤期间制造为该设备所必需的整个通信接口,其中该通信接口具有至少一个连接区域(P)和/或至少一个互连,这使得连接该芯片到它的外面成为可能。
6.如权利要求1到4中任何一个所述的方法,其特征在于:在步骤b)附着该芯片到支座上之前,制造包含一个连接区域(P)和/或至少一个互连、使得连接该芯片到它的外面成为可能的通信接口的至少一部分,步骤d)包含在芯片上的至少一个垫片和一个连接区域、或者一个相应的互连之间制造至少一个连接链接。
7.如权利要求1到6中任何一个所述的方法,其特征在于:通过印刷在步骤d)制造通信接口。
8.如权利要求7所述的方法,其特征在于:印刷步骤在单个步骤中执行。
9.如权利要求7或8中任一个所述的方法,其特征在于:通过丝网印刷执行印刷。
10.如权利要求7到9中任何一个所述的方法,其特征在于:利用一种包含导电颗粒的粘合墨水执行该印刷。
11.如权利要求6到10中任何一个所述的方法,其特征在于:在附着该芯片之前制造的部分通信接口可以通过丝网印刷实现。
12.如权利要求1到11中任何一个所述的方法,其特征在于:每个连接垫片(8)都以在该芯片所述第一表面上的一个突起的形式制造。
13.如权利要求1到12中任何一个所述的方法,其特征在于:该芯片通过一种所谓的硅绝缘体(SOI)技术制造,并且具有实质上等于或者小于10微米的总厚度。
14.一种如权利要求1到13中任何一个所述、用于制造包含多个互连芯片的设备的方法,其特征在于:制造通信接口至少一部分的步骤d)能够为在所述多个芯片中的至少一组同时执行。
15.如权利要求1到14中任何一个所述的方法,其特征在于:它还包含为在所述支座上替换具有故障的至少一个芯片作准备,其中该故障要么位于芯片的内部,要么位于芯片到通信接口的连接处。
16.如权利要求15所述的方法,其特征在于:该替换包含以下步骤:
将要被替换的芯片压入支座的厚度中,以便使所述芯片的顶面和支座的表面(16a)齐平、或者稍微凹进低于该支座表面,而且所述芯片和通信接口的连接被断开;
提供一个由一个薄芯片组成的部件,其中该薄芯片由在一个保护性衬底上的第一个表面保持,而且这个第一表面上具有至少一个连接垫片(8);以及
为这个替换芯片重复权利要求1中的步骤b)到d)。
17.如权利要求1到15中任何一个所述的方法可实现用于制造智能卡。
18.一种诸如智能卡、电子标志等具有一个与至少一个以芯片形式的微型电路有关的支座的设备,其特征在于:在支座的至少一个表面上,在这一个或者多个芯片处,它包含:
具有面向该支座外面的第一表面、至少一个连接垫片、和粘到该支座表面的第二表面的芯片;以及
一个通信接口,覆盖在芯片所述第一表面上的至少一个连接垫片以及该支座所述表面的一部分。
19.如权利要求18所述的设备,其特征在于:它在所述芯片的至少所述第一表面上还具有一个保护层。
20.如权利要求18或者19所述的设备,其特征在于:在所述芯片上面的表面相对于支座所述表面的整体平面来说具有一个过量厚度,该厚度实质上等于或者小于50微米。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR99/07550 | 1999-06-15 | ||
FR9907550A FR2795200B1 (fr) | 1999-06-15 | 1999-06-15 | Dispositif electronique comportant au moins une puce fixee sur un support et procede de fabrication d'un tel dispositif |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN02106546A Division CN1393829A (zh) | 1999-06-15 | 2002-02-27 | 通过压进和覆盖替换至少一个固定到一个支座的芯片 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1370305A true CN1370305A (zh) | 2002-09-18 |
Family
ID=9546803
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN00811589A Pending CN1370305A (zh) | 1999-06-15 | 2000-05-30 | 包含至少一个固定到一个支座上的芯片的电子设备和制造这种设备的方法 |
CN02106546A Pending CN1393829A (zh) | 1999-06-15 | 2002-02-27 | 通过压进和覆盖替换至少一个固定到一个支座的芯片 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN02106546A Pending CN1393829A (zh) | 1999-06-15 | 2002-02-27 | 通过压进和覆盖替换至少一个固定到一个支座的芯片 |
Country Status (7)
Country | Link |
---|---|
EP (2) | EP1210690B1 (zh) |
CN (2) | CN1370305A (zh) |
AT (1) | ATE237848T1 (zh) |
AU (1) | AU5410400A (zh) |
DE (1) | DE60002222D1 (zh) |
FR (1) | FR2795200B1 (zh) |
WO (1) | WO2000077730A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103943939A (zh) * | 2013-01-21 | 2014-07-23 | 太盟光电科技股份有限公司 | 具有rfid电子标签式的平板天线模块 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
MY148205A (en) * | 2003-05-13 | 2013-03-15 | Nagraid Sa | Process for assembling an electronic component on a substrate |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2760113B1 (fr) * | 1997-02-24 | 1999-06-04 | Gemplus Card Int | Procede de fabrication de carte sans contact a antenne bobinee |
DE19735170A1 (de) * | 1997-08-13 | 1998-09-10 | Siemens Ag | Chipmodul, insbesondere für kontaktbehaftete Chipkarten, mit nebeneinander angeordneten Chips |
-
1999
- 1999-06-15 FR FR9907550A patent/FR2795200B1/fr not_active Expired - Fee Related
-
2000
- 2000-05-30 WO PCT/FR2000/001493 patent/WO2000077730A1/fr active IP Right Grant
- 2000-05-30 CN CN00811589A patent/CN1370305A/zh active Pending
- 2000-05-30 AT AT00938860T patent/ATE237848T1/de not_active IP Right Cessation
- 2000-05-30 DE DE60002222T patent/DE60002222D1/de not_active Expired - Lifetime
- 2000-05-30 EP EP00938860A patent/EP1210690B1/fr not_active Expired - Lifetime
- 2000-05-30 EP EP02001383A patent/EP1225539A1/fr not_active Withdrawn
- 2000-05-30 AU AU54104/00A patent/AU5410400A/en not_active Abandoned
-
2002
- 2002-02-27 CN CN02106546A patent/CN1393829A/zh active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103943939A (zh) * | 2013-01-21 | 2014-07-23 | 太盟光电科技股份有限公司 | 具有rfid电子标签式的平板天线模块 |
CN103943939B (zh) * | 2013-01-21 | 2016-08-10 | 太盟光电科技股份有限公司 | 具有rfid电子标签式的平板天线模块 |
Also Published As
Publication number | Publication date |
---|---|
EP1210690A1 (fr) | 2002-06-05 |
CN1393829A (zh) | 2003-01-29 |
FR2795200B1 (fr) | 2001-08-31 |
EP1210690B1 (fr) | 2003-04-16 |
DE60002222D1 (de) | 2003-05-22 |
WO2000077730A1 (fr) | 2000-12-21 |
AU5410400A (en) | 2001-01-02 |
ATE237848T1 (de) | 2003-05-15 |
FR2795200A1 (fr) | 2000-12-22 |
EP1225539A1 (fr) | 2002-07-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2461105C2 (ru) | Устройство с электронным интерфейсом, система и способ его изготовления | |
CN1199133C (zh) | 装有环状天线的芯片卡及附属的微模块 | |
RU2196356C2 (ru) | Способ изготовления электронной карточки или аналогичного электронного устройства | |
CN1768349B (zh) | 用来制造在热塑性支撑件上的智能卡天线的方法和生成的智能卡 | |
CN1151554C (zh) | 半导体器件、其制造方法以及组合型半导体器件 | |
CN1154178C (zh) | 半导体装置及其制造方法、电路基板和电子装置 | |
CN1050681C (zh) | 非接触型集成电路卡及其制造方法和设备 | |
CN1339243A (zh) | 布线基板、半导体装置及其制造、检测和安装方法、电路基板和电子装置 | |
CN1200185A (zh) | 具有一个构件和一个无接触应用的传输装置的无接触应用的卡片型数据载体和用于制造一种 | |
CN1969287A (zh) | 复合卡及其制造方法 | |
CN1416595A (zh) | 布线基片、半导体器件和布线基片的制造方法 | |
CN1234908A (zh) | 半导体晶片的制造方法、半导体芯片的制造方法及ic卡 | |
CN1445851A (zh) | 轻薄叠层封装半导体器件及其制造工艺 | |
CN1914730A (zh) | 结合小特征尺寸和大特征尺寸组件的装置及其制造方法 | |
CN1783116A (zh) | Rfid标签及其制造方法 | |
CN1722430A (zh) | 电路模块以及电路模块的制造方法 | |
CN101385402A (zh) | 电路基板以及电路基板的制造方法 | |
CN1867929A (zh) | 生产具有双界面的卡的方法以及这样获得的微电路卡 | |
US7317395B2 (en) | RFID tag and method of manufacturing the same | |
CN1955985A (zh) | Rfid标签和rfid标签的制造方法 | |
US7431218B2 (en) | RFID tag, module component, and RFID tag fabrication method | |
CN104347437A (zh) | 制造半导体器件的方法 | |
EP3270328B1 (en) | Improvements in or relating to contact smart cards | |
KR101158128B1 (ko) | 기판 상에 전자 부품을 장착하는 방법 | |
US7821139B2 (en) | Flip-chip assembly and method of manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |