CN1333465C - 半导体器件 - Google Patents

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Abstract

一种半导体器件，具有在信号输入部分中的静电保护二极管并在二极管与输出控制晶体管之间伴随着寄生晶体管。所述半导体器件还具有：仿真晶体管，比输出控制晶体管离静电保护二极管更近地形成所述仿真晶体管；以及输出逻辑确定电路，用于将输出信号保持在预定的逻辑电平，只要静电保护二极管和仿真晶体管之间的寄生电阻器导通。按照这种结构，可以防止由寄生晶体管所引起的不正常工作，而无需使用外部安装元件。

Description

半导体器件
本申请基于在2003年4月30日递交的日本专利申请No.2003-124821，这里将其内容一并包含作为参考。
技术领域
本发明涉及一种半导体器件，在其信号输入部分和/或信号输出部分具有静电保护二极管，并在静电保护二极管和输出控制晶体管之间伴随有寄生晶体管。
背景技术
由于其自身的设备结构，在其信号输入/输出部分具有静电保护二极管的半导体器件不可避免地在静电保护二极管和输出控制晶体管之间伴随着寄生晶体管。因此，在具有这样结构的半导体器件中，如果由于某种原因(例如，将过高的正或负电压施加到信号输入端子)使寄生晶体管导通，则可能会在输出信号中出现并非有意的电平变换，导致输入和输出信号的逻辑电平不一致。
寄生晶体管导通的条件根据很多因素，如从静电保护二极管到输出控制晶体管的距离和形成各个电路元件的扩散层的浓度而发生改变。这使得难以预测这样的条件。为此，为了克服上述的问题，传统上是在把半导体器件安装于电路板上时，在其信号的输入端子处安装其pn正向电压降VF小于静电保护二极管或寄生晶体管的pn正向电压降的二极管(如肖特基二极管)，或者作为选择安装限流电阻器。另一方面，不对半导体器件本身进行特别设计，去处理因寄生晶体管所引起的不正常工作，并且，它的技术数据简单地包括对施加过高电压的警告或可容许的输入电压范围(如-0.3[V]或更高)。
事实上，即使不对半导体器件自身进行特别设计，以处理这样的问题，在将半导体器件安装于电路板上时，通过采取上述措施(外部安装肖特基二极管或限流电阻器)，也能够避免在其输入/输出逻辑电平中的不一致，由于这样做使得寄生晶体管难以导通。
然而，关于半导体器件的用户一边，采取上述措施导致数量增加的外部安装元件、相应的更为复杂的制造工艺、更高的成本、更大的器件规模等。因此，半导体器件的用户已经强烈要求对半导体器件自身进行设计，以处理寄生晶体管。
作为对这种要求的响应，近年来，已经越来越多地看到针对设计用以处理寄生晶体管的半导体器件的公开和提案。例如，日本未审专利申请No.H10-200056公开了一种具有负电压检测电路的半导体集成电路器件，其中，根据来自该电路的检测信号，断开负载或控制输出晶体管，从而防止由施加负电压造成的不正常工作或器件损坏。另一方面，日本待审实用新型No.H7-42146公开了一种双极型IC，其中，作为静电保护二极管的替代，使用二极管接法的晶体管来防止寄生晶体管的导通。
发明内容
本发明的目的在于提出一种半导体器件，不需要外部安装元件，能够防止由寄生晶体管引起的不正常工作。
为了实现上述目的，根据本发明，提出一种半导体器件，具有：输出控制晶体管，用于根据输入信号变换输出信号的逻辑电平；静电保护二极管，用于保护输出控制晶体管免受静电损坏；仿真晶体管，它被形成得比输出控制晶体管更接近静电保护二极管；以及输出逻辑确定电路，只要形成在静电保护二极管和仿真晶体管之间的寄生晶体管导通，它就使输出信号保持在预定的逻辑电平，而与输出控制晶体管是否导通还是截止无关。
附图说明
从参考附图结合优选实施例所采用的以下描述中，本发明的这个和其他目的和特征将变得更清楚，其中：
图1A和1B是表示本发明第一实施例包含开关之电源IC的示意图；
图2A和2B是表示开关部分1b的信号输入/输出工作情况的示意图；
图3A和3B是表示本发明第二实施例包含开关之电源IC的示意图；
以及
图4A和4B是表示开关部分4b的信号输入/输出工作情况的示意图。
具体实施方式
此后，将采用将其应用于包含开关的电源IC的实例来描述本发明的实施例。图1A和1B是示出本发明第一实施例的示意图。图1A是表示所述IC主要部分结构的方框图，而图1B是表示其器件结构的纵向截面图。
如图1A所示，根据本实施例包含开关的电源IC1包括：电源端子T1，对其加给电源电压Vcc；接地端子T2，给它加以接地电位GND；信号输入端子T3，通过它输入来自微型计算机2的逻辑信号(每次或者取高(H)电平或者低(L)电平)；电压输出端子T4，通过它将预定电压Vo输入CPU3(中央处理单元)；调节器部分1a，根据开关信号接通和断开它的工作，并用于从电源电压Vcc中产生预定电压Vo，再将其提供给CPU 3；以及开关部分1b，用于向调节器部分1a提供作为开关信号的、从微型计算机2输入的逻辑信号。
开关部分1b包括：npn型双极型晶体管Q1到Q3(两个输出控制晶体管Q1和Q2，以及仿真晶体管Q3)、电阻器R1到R3、静电保护二极管D1和“与”电路AND1。如图1B所示，这些电路元件按照以下顺序形成在p型半导体衬底10上，所述顺序为：信号输入端子T3、然后静电保护二极管D1、之后晶体管Q3、再后晶体管Q1、再后晶体管Q2。
晶体管Q1的基极(p型半导体区域12)与信号输入端子T3相连。晶体管Q1的集电极(n型半导体区域11)通过电阻器R1与电源端子T1相连，并且还与晶体管Q2的基极(p型半导体区域15)相连。晶体管Q1的发射极(n型半导体区域13)与接地端子T2相连。
晶体管Q2的集电极(n型半导体区域14)通过电阻器R2与电源端子T1相连，并且还与“与”电路AND1的第一输入端子相连。晶体管Q2的发射极(n型半导体区域16)与接地端子T2相连。
晶体管Q3的集电极(n型半导体区域17)通过电阻器R3与电源端子T1相连，并且还与“与”电子AND1的第二输入端子相连。晶体管Q3的基极(p型半导体区域18)和发射极(n型半导体区域19)都与接地端子T2相连。
静电保护二极管D1的阴极(n型半导体区域20)与信号输入端子T3相连。静电保护二极管D1的阳极(p型半导体衬底10)与接地端子T2相连。
用作开关部分1b的输出端子的“与”电路AND1的输出端子和开关部分1b的工作启用/禁用控制端子相连。
在如上所述构造的开关部分1b中，在静电保护二极管D1和晶体管Q3之间，形成了寄生晶体管Qp2，该寄生晶体管Qp2具有在p型半导体衬底10处的基极，具有在n型半导体区域20处的发射极，并且具有在n型半导体区域17处的集电极。同样，在静电保护二极管D1和晶体管Q1和Q2之间，虽然未示出，也形成具有分别在n型半导体区域11和14处的集电极的寄生晶体管。
接下来，参考图2A和2B，将对如上配置的开关部分1b的信号输入/输出操作进行描述。图2A示出开关信号的逻辑电平如何根据输入信号变换的情况，而图2B示出了输入信号和开关信号的波形。
在并未将过高的负电压施加到信号输入端子T3上，并且因而输入信号位于预定电压范围内(等于或高于-VF2)的情况下，寄生晶体管Qp2的基极-发射极电压决不会变得高于其导通电压VF2，因此，寄生晶体管Qp2保持截止。因此，寄生晶体管Qp2决不会使晶体管Q3(其保持截止)的集电极电压下降，并且因此“与”电路AND1的第二输入逻辑电平保持为高电平。即在输入信号的电压电平正常时，“与”电路AND1的示出逻辑电平等于其第一输入逻辑电平(即晶体管Q2的集电极电压)。
在输入信号正常的上述状态下，当到达信号输入端子T3的输入信号变为高电平时，晶体管Q1的基极/发射极电压变得高于导通电压VF1，因而晶体管Q1导通。这使得晶体管Q1的集电极电压下降。结果，晶体管Q2的基极-发射极电压变得低于其导通电压VF1，因而晶体管Q2截止。因此，晶体管Q2的集电极电压上升，从而“与”电路AND1的第一输入电平(即其输出逻辑电平)是高电平，这与输入信号的逻辑电平一致。
另一方面，当对于信号输入端子T3的输入信号变为低电平时，晶体管Q1的基极-发射极电压变得低于其导通电压VF1，因而晶体管Q1截止。这使得晶体管Q1的集电极电压上升。结果，晶体管Q2的基极-发射极电压变得高于其VF1的导通电压，因而晶体管Q2导通。因此，晶体管Q2的集电极电压下降，并且因此“与”电路AND1的第一输入逻辑电平(即其输出逻辑电平)是低电平，这与输入信号的逻辑电平一致。
接下来，将描述在把过高的负电压加给信号输入端子T3，因而输入信号变得低于-VF2时(比如在到达信号输入端子T3的输入信号中出现下冲负脉冲时)所发生的情况。在这种情况下，按照传统的结构(其中没有晶体管Q3)，在寄生保护二极管D1和晶体管Q1之间形成的寄生晶体管导通，因而该寄生晶体管使晶体管Q1的集电极电压下降。结果，晶体管Q2截止，因此，即使输入信号较低，也将高电平输出为开关信号，导致了CPU 3的不正常工作，也就是使得它在其不应该工作时工作(如图2A和2B中的虚线所示)。
相反，按照本实施例的开关部分1b，在上述情况下，在静电保护二极管D1和晶体管Q1到Q3之间形成的所有寄生晶体管中，最靠近静电保护二极管D1的伴随Q3的寄生晶体管Qp1首先导通。因此，该寄生晶体管Qp1使晶体管Q3(它保持截止)的集电极电压下降，从而使到达“与”电路AND1的第二输入逻辑电平变低。因此，与“与”电路AND1的第一输入逻辑电平(即晶体管Q2的集电极电压)无关，“与”电路AND1的输出逻辑电平是低电平，这与输入信号的逻辑电平一致。按照这种结构，能够防止由寄生晶体管引起的不正常工作，而无需使用诸如肖特基二极管或限流电阻器的外部安装元件。
最好将电阻器R3的电阻值设定得等于或高于电阻器R1和R2的电阻值。按照这种方式设定电阻值，更能够确保比其他寄生晶体管更早地导通寄生晶体管Qp1。
接下来，将参考图3A和3B来详细描述本发明的第二实施例，图3A是示出IC主要部分结构的方框图(部分的电路图)，而图3B是示出了其器件结构的纵向截面图。
如图3A所示，根据本实施例，包含开关的电源IC4包括：电源端子T5，向其施加电源电压Vcc；接地端子T6，向其施加接地电位GND；信号输入端子T7，通过其输入来自微型计算机5的逻辑信号(每次或者取高(H)电平或者取低(L)电平)；电压输出端子T8，通过它将预定电压Vo输出到CPU6；调节器部分4a，它根据开关信号接通和断开而动作，并用来从电源电压Vcc中产生预定电压Vo，再将其提供给CPU6；以及开关部分4b，用于向调节器部分4a提供作为开关信号的、从微型计算机5输入的逻辑信号。
开关部分4b包括：pnp型双极型晶体管Q4到Q6(两个输出控制晶体管Q4和Q5以及仿真晶体管Q6)、电阻器R4到R6、静电保护二极管D2和“或”电路OR1。如图3B所示，这些电路元件按照以下顺序形成在p型半导体衬底21上所形成的n型半导体区域22上，所述顺序为：信号输入端子T7、然后为静电保护二极管D2、之后为晶体管Q6、再后为晶体管Q4、再后为晶体管Q5。
晶体管Q4的基极(n型半导体区域24)与信号输入端子T7相连。晶体管Q4的集电极(n型半导体区域23)通过电阻器R4与接地端子T6相连，并且还与晶体管Q5的基极(n型半导体区域27)相连。晶体管Q4的发射器(n型半导体区域25)与电源端子T5相连。
晶体管Q5的集电极(p型半导体区域26)通过电阻器R5与接地端子T6相连，并且还与“或”电路OR1的第一输入端子相连。晶体管Q5的发射极(p型半导体区域28)与电源端子T5相连。
晶体管Q6的集电极(p型半导体区域29)通过电阻器R6与接地端子T6相连，并且还与“或”电子OR1的第二输入端子相连。晶体管Q6的基极(n型半导体区域30)和发射极(p型半导体区域31)都与电源端子T5相连。
静电保护二极管D2的阴极(n型半导体区域22)与电源端子T5相连。静电保护二极管D2的阳极(p型半导体衬底32)与信号输入端子T7相连。
用作开关部分4b之输出端子的“或”电路OR1的输出端子与开关部分4b的操作启用/禁用控制端子相连。
按照上述构造的开关部分4b，在静电保护二极管D2和晶体管Q6之间，形成寄生晶体管Qp2，该寄生晶体管Qp2具有在n型半导体衬底22处的基极，具有在p型半导体区域32处的发射极，并具有在p型半导体区域29处的集电极。同样，虽然未示出，在静电保护二极管D2和晶体管Q4和Q5之间，也形成寄生晶体管，它们的集电极分别在p型半导体区域23和26处。
接下来，参考图4A和4B，将对如上配置的开关部分4b的信号输入/输出操作进行描述。图4A示出开关信号的逻辑电平如何根据输入信号变换的情况，而图4B示出输入信号和开关信号的波形。
在并未将过高的正电压施加到信号输入端子T7上，并且因而输入信号位于预定电压范围内(等于或低于Vcc+VF2)的情况下，寄生晶体管Qp2的基极-发射极电压决不会变得高于其导通电压VF2，因此，寄生晶体管Qp2保持截止。因此，寄生晶体管Qp2决不会使晶体管Q6(它保持截止)的集电极电压上升，从而“或”电路OR1的第二输入逻辑电平保持为低电平。也即在输入信号的电压电平正常时，“或”电路OR1的输出逻辑电平等于其第一输入逻辑电平(即晶体管Q5的集电极电压)。
在上述输入信号正常的状态下，当到达信号输入端子T7的输入信号变为高电平时，晶体管Q4的基极/发射极电压变得低于导通电压VF1，因而晶体管Q4截止。这使得晶体管Q4的集电极电压下降。结果，晶体管Q5的基极-发射极电压变得高于其导通电压VF1，因而晶体管Q5导通。因此，晶体管Q5的集电极电压上升，从而“或”电路OR1的第一输入电平(即其输出逻辑电平)为高电平，这与输入信号的逻辑电平一致。
另一方面，当到达信号输入端子T7的输入信号变为低电平时，晶体管Q4的基极-发射极电压变得低于其导通电压VF1，因而晶体管Q4导通。这使得晶体管Q4的集电极电压上升。结果，晶体管Q5的基极-发射极电压变得低于其导通电压VF1，因而晶体管Q5截止。因此，晶体管Q5的集电极电压下降，从而“或”电路OR1的第一输入逻辑电平(即其输出逻辑电平)是低电平，这与输入信号的逻辑电平一致。
接下来，将描述在把过高的正电压施加到信号输入端子T7，因而输入信号变得高于Vcc+VF2时(比如在到达信号输入端子T7的输入信号中出现上冲正脉冲时)所发生的情况。在这种情况下，按照传统的结构(其中没有晶体管Q6)，在寄生保护二极管D2和晶体管Q4之间形成的寄生晶体管导通，因而该寄生晶体管使晶体管Q4的集电极电压上升。结果，晶体管Q5导通，并且因此，即使输入信号是高电平，也将低电平输出为开关信号，导致了CPU6的不正常工作，也就是当它应该工作时禁止其工作(如图4A和4B中的虚线所示)。
相反，按照本实施例的开关部分4b，在上述的情况下，在静电保护二极管D2和晶体管Q4到Q6之间形成的所有寄生晶体管中，最靠近静电保护二极管D2的伴随Q6的寄生晶体管Qp2首先导通。因此，该寄生晶体管Qp2使晶体管Q6(它保持截止)的集电极电压上升，从而使到达“或”电路OR1的第二输入逻辑电平变为高电平。因此，与“或”电路OR1的第一输入逻辑电平(即晶体管Q5的集电极电压)无关，“或”电路OR1的输出逻辑电平是高电平，这与输入信号的逻辑电平一致。按照这种结构，能够防止由寄生晶体管引起的不正常工作，而无需使用诸如肖特基二极管或限流电阻器的外部安装元件。
最好将电阻器R6的电阻值设定得等于或高于电阻器R4和R5的电阻值。按照这种方式设定电阻值，更能够确保使寄生晶体管Qp2比其他寄生晶体管更早地导通。
上述实施例涉及将本发明应用于包含开关的电源IC的信号输入部分的情况。但应理解，本发明可以应用于除以上具体描述的情况之外的其他任何目标。即本发明可以广泛地应用于通常在信号输入部分和/或信号输出部分具有静电保护二极管并在静电保护二极管和输出控制晶体管之间伴随着寄生晶体管的半导体器件。
上述实施例涉及一种使用了双极型晶体管的情况。但应理解，本发明可以应用于除以上具体描述之外的其他任何结构。例如，作为替代，可以使用场效应晶体管，以获得相似的优点。
如上所述，根据本发明，其中具有在信号输入部分和/或信号输出部分中的静电保护二极管并在静电保护二极管和输出控制晶体管之间伴随着寄生晶体管的半导体器件还具有：仿真晶体管，比输出控制晶体管离静电保护二极管更近形成该仿真晶体管；以及输出逻辑确定电路，用于将输出信号保持在预定的逻辑电平，只要在静电保护二极管和仿真晶体管之间形成的寄生晶体管导通。
更具体地，根据本发明，提出一种半导体器件，包括：静电保护二极管，它具有与信号输入端子相连的阴极和具有与接地端子相连的阳极；npn型的第一输出控制晶体管，它具有与信号输入端子相连的基极，具有通过第一电阻器与电源端子相连的集电极，以及具有与接地端子相连的发射极；npn型的第二输出控制晶体管，它的基极与第一输出控制晶体管的集电极和第一电阻器之间的节点相连，它的集电极通过第二电阻器与电源端子，并且它的发射极与接地端子相连；npn型的仿真晶体管，比输出控制晶体管离静电保护二极管更近地形成所述npn型的仿真晶体管，所述npn型的仿真晶体管具有通过第三电阻器与电源端子相连的集电极，以及具有都与接地端子相连的基极和发射极；以及“与”电路，具有与第二输出控制晶体管的集电极和第二晶体管之间的节点相连的第一输入端子，以及具有与仿真晶体管的集电极和第三晶体管之间的节点相连的第二输入端子。
作为选择，本发明提出一种半导体器件，包括：静电保护二极管，具有与信号输入端子相连的阳极和具有与电源端子相连的阴极；pnp型的第一输出控制晶体管，具有与信号输入端子相连的基极，具有通过第一电阻器与接地端子相连的集电极，以及具有与电源端子相连的发射极；pnp型的第二输出控制晶体管，具有与第一输出控制晶体管的集电极和第一电阻器之间的节点相连的基极，具有通过第二电阻器与接地端子相连的集电极，以及具有与电源端子相连的发射极；pnp型的仿真晶体管，比输出控制晶体管离静电保护二极管更近地形成所述pnp型的仿真晶体管，所述pnp型的仿真晶体管具有通过第三电阻器与接地端子相连的集电极，以及具有都与电源端子相连的基极和发射极；以及“或”电路，具有与第二输出控制晶体管的集电极和第二晶体管之间的节点相连的第一输入端子，以及具有与仿真晶体管的集电极和第三晶体管之间的节点相连的第二输入端子。
按照这种配置，能够防止由寄生晶体管所引起的不正常工作，而无需使用外部安装组件。
在如上所述配置的半导体器件中，优选地，给第三晶体管设置等于或高于第一和第二电阻器的电阻的电阻值。按照这种方式设置电阻值，更能够确保使伴随仿真晶体管的寄生晶体管比其他寄生晶体管更早地导通。

Claims (7)

1.一种半导体器件，包括：
输出控制晶体管，它根据输入信号变换输出信号的逻辑电平；
静电保护二极管，它保护输出控制晶体管免受静电损坏；
仿真晶体管，它被形成得比输出控制晶体管更靠近静电保护二极管；以及
输出逻辑确定电路，只要在静电保护二极管和仿真晶体管之间形成的寄生晶体管导通，它就将输出信号保持在预定的逻辑电平，而与输出控制晶体管是导通还是截止无关；该输出逻辑确定电路被设计成逻辑门结构，作为它的输入，接收仿真晶体管的端电压；所述仿真晶体管的电压电平根据静电保护二极管与仿真晶体管之间形成的寄生晶体管是否导通还是截止而改变。
2.一种半导体器件，包括：
静电保护二极管，具有与信号输入端子相连的阴极并具有与接地端子相连的阳极；
npn型的第一晶体管，它的基极与信号输入端子相连，集电极通过第一电阻器与电源端子相连，以及发射极与接地端子相连；
npn型的第二晶体管，它的基极与第一晶体管的集电极和第一电阻器之间的节点相连，集电极通过第二电阻器与电源端子相连，以及发射极与接地端子相连；
npn型的第三晶体管，比第一和第二晶体管离静电保护二极管更近地形成所述npn型的第三晶体管，所述npn型的仿真晶体管的集电极通过第三电阻器与电源端子相连，并且基极和发射极都与接地端子相连；以及
“与”电路，具有与第二晶体管的集电极和第二电阻之间的节点相连的第一输入端子，以及具有与第三晶体管的集电极和第三电阻之间的节点相连的第二输入端子。
3.根据权利要求2所述的半导体器件，其特征在于：
第三电阻器的电阻值等于或高于第一和第二电阻器的电阻值。
4.一种半导体器件，包括：
静电保护二极管，具有与信号输入端子相连的阳极和具有与电源端子相连的阴极；
pnp型的第一晶体管，它的基极与信号输入端子相连，集电极通过第一电阻器与接地端子相连，以及发射极与电源端子相连；
pnp型的第二晶体管，它的基极与第一晶体管的集电极和第一电阻器之间的节点相连，集电极通过第二电阻器与接地端子相连，以及发射极与电源端子相连；
pnp型的第三晶体管，比第一和第二晶体管离静电保护二极管更近地形成所述pnp型的仿真晶体管，所述pnp型的仿真晶体管具有通过第三电阻器与接地端子相连的集电极，以及具有都与电源端子相连的基极和发射极；以及
“或”电路，具有与第二晶体管的集电极和第二电阻之间的节点相连的第一输入端子，以及具有与第三晶体管的集电极和第三电阻之间的节点相连的第二输入端子。
5.根据权利要求4所述的半导体器件，其特征在于：
第三电阻器的电阻值等于或高于第一和第二电阻器的电阻值。
6.一种半导体器件，包括：
第一晶体管，它根据输入信号变换信号的逻辑电平；
静电保护二极管，它保护第一晶体管免受静电损坏；
第二晶体管，比第一晶体管离静电保护二极管更近地形成所述第二晶体管；以及
输出逻辑确定电路，只要在静电保护二极管和第二晶体管之间形成的寄生晶体管导通，它就输出预定的逻辑电平，而与第一晶体管是导通还是截止无关；该输出逻辑确定电路被设计成逻辑门装置，作为它的输入，接收第二晶体管的端电压，所述端电压的电压电平根据静电保护二极管与第二晶体管之间所形成的寄生晶体管是否导通还是截止而改变；
所述输出逻辑确定电路控制第一晶体管中信号电平的传送/中断。
7.根据权利要求6所述的半导体器件，其特征在于：
所述第二晶体管是仿真晶体管，在正常工作期间它不工作。
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