CN1331065C - 用于多线程处理机功率方式转变的方法和设备 - Google Patents

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Abstract

用于多线程处理机(200)中功率方式转变的方法和设备。发出第一标志，它包括与处理机中的第一个逻辑处理器(210)相关的第一个标识符，表示第一个逻辑处理器已进入功率方式。发出第二标志，它包括与该处理机中的第二个逻辑处理器(220)相关的第二标识符，表示第二个逻辑处理器已进入功率方式。该标志可以是比如允许停止确认特殊总线周期，它表示这些逻辑处理器已进入允许停止方式。该处理机当发出了第一个和第二个标志时可转变成休眠方式。

Description

用于多线程处理机功率方式转变的方法和设备
发明领域
本发明涉及处理机的功率方式。更具体地讲，本发明涉及用于多线程处理机功率方式转变的方法和设备。
背景
处理机在执行各种操作(例如数学操作)时消耗功率。处理机消耗的功率量将影响例如移动装置的计算机中电池的持续时间长短。因此，设计人员在设法限制处理机消耗的功率。
即使不执行数学操作，用于同步处理机操作的内部时钟信号的产生和分配也将消耗大量功率。为节省功率，可将处理机设计成当不工作时在减小的功率状态下操作。在减小的功率状态中，除少数的内部时钟外所有其他部分都关断，这样既节省功率又可延长电池的寿命。
例如，一种“休眠”功率方式是：当***空闲时让芯片上的大部分内部时钟都关断。例如，当***在等待某个外部事件诸如打开膝上式计算机的盖时、或当计算机操作***(OS)在等待输入/输出(I/O)操作时，处理机可处于休眠方式。
为了有助于节能方式的计算，有些实施方案使处理机进入一个更低的功率状态-“深度休眠”功率方式。例如，通过在该处理机进入休眠功率方式后停止将时钟信号输入该处理机就可进入深度休眠方式。这可以让该处理机维持芯片中元件的工作状态，但是只消耗相当于该处理机的漏电流功率。
非常复杂的处理机，诸如非顺序(out of order)处理机，需要执行一些内部的“清除”操作后才禁止某些内部时钟。这种清除一般由微码执行；微码比如可清除工作状态、排空队列、使该处理机处于休眠和等待事件，或“告警”(它标志着休眠的结束)。
“允许停止(stop grant)”功率方式(它本身是一种低功率方式)一般用于这种清除进程。一般，这种处理机根据例如由控制该处理机的“芯片集”确立芯片插针的信号从工作方式转变为允许停止方式。当处理机中的微码执行了所需的操作时，处理机就通过总线向芯片集发送一个标志，例如一个允许停止确认SBC(Special Bus Cycle，即特殊总线周期)。然后该芯片集通过例如确立另一个插针的信号或停止总线时钟来使该处理机转入休眠和深度休眠方式。
发明概述
按本发明的某个实施方案，发出第一个标志，其中包括与处理机中的第一个逻辑处理器相关的第一标识符，表示第一个逻辑处理器已进入功率方式；还发出第二个标志，其中包括与处理机中的第二个逻辑处理器相关的第二标识符，表示第二个逻辑处理器已进入功率方式。
附图的简要说明
图1是按本发明的一种实施方案的MT处理机功率方式状态框图。
图2是按本发明的一种实施方案的计算机***框图。
图3是按本发明的一种实施方案的MT处理机功率方式和相关信号的时序图。
图4是按本发明的一种实施方案的转变MT处理机功率方式的方法流程框图。
图5是按本发明的一种实施方案的具有两台MT处理机的计算机***框图。
详细说明
诸如背景部分中描述的那类装置当用于共享资源多进程环境中时可能会出问题，因为它让一台处理机同时执行实质上是好几种数学操作。例如，一台多线程(MT)处理机含有几个独立的“逻辑处理器”即“线程”且可让一台逻辑处理器进入功率方式诸如允许停止方式而其它逻辑处理器仍为工作方式。这可认为一个线程休眠，即让一个线程休眠。只要有一个线程还在工作(因为那个线程执行的操作仍需同步)，MT处理机中的所有时钟信号就不应关断。当MT处理机中的所有逻辑处理器都进入线程休眠状态时，MT处理机上的时钟才可关断。
可以将这种MT处理机设计成在一个线程一进入允许停止方式时就发送一个允许停止确认SBC。可是，这会产生问题，因为即使有一个线程未作好准备，芯片集也可能企图强迫MT处理机进入休眠方式。当然，可将该芯片集设计成在MT处理机进入休眠方式前等待一个预定的时间量，但这会放慢进程的速度且仍不能保证其他线程做好准备。
另一方法将是，仅当处理机中的所有线程都已完成了清除进程时才让该处理机发出一个允许停止确认SBC。然而，这是困难的，因为微码必须是“线程知晓的(thread aware)”，即是说，微码必须执行不同的命令诸如用于发出允许停止确认SBC的命令，这取决于正在执行的线程。
而且，有些计算机***有许多MT处理机。在这种情况下，功率方式的转变必须考虑和跟踪在多处理机上运行的多个线程。
在前述情况下，需要有一个解决上面讨论的问题的方法和设备。
本发明的一种实施方案是用于MT处理机功率方式转变的方法和设备。现在请具体参照附图，其中的相同部分用相同的参考数字标示；图1示出了按本发明的一个实施方案的MT处理机功率方式状态框图。当MT处理机处于工作功率方式110时该处理机的内部时钟在运行，这消耗较大量的功率。当MT处理机转变成节能方式时，控制该处理机的芯片集可在停止时钟插针(STPCLK#)上确立一个信号。
当该MT处理机在停止时钟插针上抽样该信号为“确立”时，在MT处理机中运行的停止时钟微码将清除相应的工作状态并设立正确的“中断事件”或使MT处理机醒来的事件。最终，当某线程进入休眠时，与该线程相关的微码就停止运行。当MT处理机中的线程都进入休眠时，其硬件就关断一些内部时钟以减小消耗的功率。应注意核心时钟实际上仍在运行，如在调试方式中那样，或将时钟接通去处理一个“窥探”；在那种情况下处理机一般将会响应查询。当该处理机探测到一个中断事件时，它将内部时钟再接通并返回到工作功率方式110。
按本发明的这一特殊实施方案，当对于MT处理机中的一个逻辑处理器执行停止时钟的微码时，就发出一个允许停止确认SBC，其中包括与该具体的逻辑处理器相关的一个标识符。当对于所有逻辑处理器执行了微码时，MT处理机可进入允许停止方式。然后，该芯片集可以在休眠插针(SLP#)上确立信号，该信号使该处理机处于休眠方式130。芯片集等了相应的时间量后通过停止向该处理机输入时钟信号(BCLK)而关断该时钟；这使该处理机处于深度休眠的功率方式140。正如图1所示，该处理机通过例如，启动BCLK、撤除SLP#和撤除STPCLK#可返回工作功率方式110。
图2是按本发明的一个实施方案的计算机***框图。该计算机***包含一台通过总线250进行通信的MT处理机200和一个芯片集300。MT处理机200包含带有相关的处理器标识符信号1的第一逻辑处理器即“线程”210。MT处理机200还包含带有相关的处理器标识符信号2的第二逻辑处理器220。虽然图2中所示的MT处理机200有两个逻辑处理器210、220，本发明的替换实施方案可用于有任意数量线程的处理机。同理，任何编号或标号***可用于处理机标识符信号或号码。芯片集300除通过总线250进行通信外，还可在停止时钟插针-休眠插针上确立信号并可启、停总线时钟以控制MT处理机200。
当逻辑处理器210、220中的一个进入线程休眠状态时，相应的结构状态被保存起来而有些资源可由其他线程使用。当逻辑处理器210、220完成了STPCLK#微码流时，它通过总线250发出一个允许停止确认SBC，其中包括相关线程的标识符信号。因此，MT处理机200产生两个SBC后才将时钟关断。
现在参照图3，图3是按本发明的一种实施方案的MT处理机功率方式和相关信号的时序图。如上所述，芯片集300在停止时钟插针上确立信号后，MT处理机200中的线程210、220每个都将发出一个单独的允许停止确认SBC，包括与该线程相关的逻辑处理器ID信号。这些表示于图3中作为第一和第二线程的允许停止确认SBC。所有线程都已发出允许停止确认SBC后，MT处理机200可以从工作状态转变成允许停止状态。从停止时钟插针被确立信号到最后一个逻辑处理器发出一个允许停止确认SBC之间，MT处理机200的状态被认为是不确定的。因此，芯片集300应等待线程发出允许停止确认SBC然后才确立休眠插针的信号。如上面图1所述，芯片集300等了适当的时间量后可使MT处理机200转入深度休眠方式，其方法是将输向MT处理机200的总线时钟输入信号关断。
图4是按本发明的一个实施方案转变MT处理机功率方式的方法流程框图。在410处开始工作方式后，芯片集300在420处确立停止时钟插针上的信号。然后，芯片集300就等待直至在430和440从两个线程那里收到了允许停止确认SBC为止。芯片集300可用与允许停止确认SBC相关的标识符来确定哪些线程已执行完了允许停止微码。仅当收到了两个停止确认允许SBC，芯片集300才在450处确立休眠插针的信号，使MT处理机200在490处结束前进入休眠方式。虽未在图4中示出，然而芯片集300可使MT处理机200转入深度休眠方式，其方法是等待相应的时间量然后关断输入到MT处理机200的总线时钟。
用这种方法可避免弄乱MT处理机200的功率方式状态。例如假定芯片集300确立了停止时钟插针上的信号，则一个线程立刻就可以使该停止时钟信号起反应而去执行该停止时钟微码。可是，另一个线程可能涉及较高的优先中断，诸如页故障处理。在这种情况下，芯片集300知道MT处理机200尚未进入允许停止状态，因为若进入了它将仅发出一个允许停止确认SBC。
当有几个MT处理机一起工作时本发明的上述实施方案还将避免出现混乱。例如，我们来讨论图5；图5是按本发明的一个实施方案的计算机***框图，该计算机***有两台MT处理机200、202。第1台MT处理机200有两个线程210、220。而第二台MT处理机202也有两个线程212、222。芯片集300可确定在哪个MT处理机中的哪个线程执行了停止时钟微码，其方法是在总线250上评估被包含在允许停止SBC中的标识符。
因为即使其他线程尚未执行相关的逻辑，MT处理机200也为获得那个代码的第一个线程210或220送出一个允许停止确认SBC，所以可创立微码而无需是“线程知晓的”，即是说，微码被简化了，因为它可执行类似的命令而不管它是在210、还是在220线程上执行。
虽然在本发明中具体举例说明并描述各种实施方案，但上述讲解和所附的权利要求范围应包括本发明上述实施方案的各种修正案和变型而不偏离本发明的精神和原定范围。例如，本发明的一种实施方案用了一台MT处理机及两个逻辑处理器来举例说明，但具有其他数量的逻辑处理器的MT处理机也属本发明的范畴。而且，虽然为了控制某些操作而描述了软件或硬件，但这些操作可以用软件、硬件或软件和硬件结合执行，这是本领域中公知的。

Claims (28)

1.一种在包括第一个逻辑处理器和第二个逻辑处理器的处理机中进入功率方式的方法，包含：
使所述第一和第二个逻辑处理器与公共时钟相关联；
发出第一标志到被耦合到所述处理机的芯片集，其中包括与该处理机中的第一个逻辑处理器相关的第一标识符，该第一标志表示第一个逻辑处理器已进入功率方式；
发出第二标志到所述芯片集，包括与该处理机中的第二个逻辑处理器相关的第二标识符，该第二标志表示第二个逻辑处理器已进入功率方式；和
响应发出的所述第一和第二标志，该处理机从所述芯片集接收一个信号，并进入所述功率方式。
2.权利要求1的方法，其中功率方式是一个允许停止方式。
3.权利要求2的方法，其中发出第一标志的步骤包括发出作为第一个特殊总线周期的第一标志到所述芯片集；其中发出第二标志的步骤包括发出作为第二个特殊总线周期的第二标志到所述芯片集。
4.权利要求3的方法，其中第一个和第二个特殊总线周期是允许停止确认特殊总线周期。
5.权利要求1的方法，其中第一标识符是与第一个逻辑处理器相关的第一个逻辑处理器识别信号，而第二标识符包含与第二个逻辑处理器相关的第二个逻辑处理器识别信号。
6.权利要求1的方法，其中该方法还包含：
从被耦合到所述处理机的芯片集接收一个进入低功率方式的指令；
发出第一标志到所述芯片集，其中包括第一标识符，该第一标志表示第一个逻辑处理器已进入低功率方式；
发出第二标志到所述芯片集，其中包括第二标识符，该第二标志表示第二个逻辑处理器已进入低功率方式；和
响应发出的所述第一和第二标志，该处理机从所述芯片集接收一个信号，并进入所述低功率方式。
7.权利要求6的方法，其中低功率方式包含一个允许停止方式，并进一步包含：
接收一个用于在发出第一和第二标志后进入休眠方式的休眠信号。
8.权利要求1的方法，其中所述处理机的数目是两个或两个以上，芯片集根据接收到的标志命令该多个处理机进入所述功率方式。
9.权利要求1的方法，其中所述功率方式包括工作方式、第一低功率方式和第二低功率方式。
10.权利要求9的方法，其中第一低功率方式是一个允许停止方式，第二低功率方式是一个休眠方式。
11.权利要求9的方法，其中第一低功率方式代表逻辑处理器的工作级别。
12.权利要求1的方法，其中第一个逻辑处理器代表第一处理线程，以及其中第二个逻辑处理器代表第二处理线程。
13.权利要求9的方法，其中第一低功率方式是第一线程休眠方式。
14.一种监视处理机的功率方式的方法，该处理机具有与第一标识符相关的第一个逻辑处理器和与第二标识符相关的第二个逻辑处理器；该方法包含：
使所述第一和第二个逻辑处理器与公共时钟相关联；
在被耦合到所述处理机的芯片集处接收第一标志，其中包括该第一标识符，该第一标志表示第一个逻辑处理器已进入功率方式；
在被耦合到所述处理机的芯片集处接收第二标志，其中包括第二标识符，该第二标志表示第二个逻辑处理器已进入功率方式；和
当第一和第二标志已被接收时，该芯片集命令该处理机进入第二功率方式。
15.一种处理机，包含：
被耦合到芯片集的第一个逻辑处理器，它被配置成可发出第一标志到所述芯片集，其中包括与所述第一个逻辑处理器相关的第一标识符，该第一标志表示所述第一个逻辑处理器已进入逻辑功率方式；
第二个逻辑处理器，它被配置成可发出第二标志到所述芯片集，其中包括与所述第二个逻辑处理器相关的第二标识符，该第二标志表示所述第二个逻辑处理器已进入逻辑功率方式；和
要被所述第一和第二个逻辑处理器利用的时钟；
其中所述处理器被配置成在第一和第二标志已经被发出之后使所述第一和第二个逻辑处理器进入第二功率方式。
16.权利要求15的处理机，其中该处理机还包含由所述芯片集控制的多个内部时钟信号，该逻辑功率方式是一种其中可停止一些所述内部时钟信号的方式。
17.权利要求16的处理机，其中第一和第二标志包含允许停止确认特殊总线周期。
18.一种计算机***，包含：
一个处理机，它被配置成可发出第一标志，其中包括与第一个逻辑处理器相关的第一标识符，该第一标志表示第一个逻辑处理器已进入第一功率方式；该处理机还被配置成可发出第二标志，其中包括与所述第二个逻辑处理器相关的第二标识符，该第二标志表示所述第二个逻辑处理器已进入第一功率方式；
要被所述第一和第二个逻辑处理器利用的时钟；和
一个芯片集，它通过总线与所述处理机连接，并被配置成当从所述处理机接收到第一和第二标志时可命令所述处理机进入第二功率方式。
19.权利要求18的计算机***，其中第一功率方式是一个低功率方式，第二功率方式是一个使用比低功率方式还少的功率的方式。
20.权利要求19的计算机***，其中第一和第二标志是允许停止确认特殊总线周期。
21.权利要求18的计算机***，其中第一功率方式是允许停止方式，以及其中第二功率方式是休眠方式。
22.权利要求18的计算机***，其中第一功率方式是第一线程休眠方式。
23.一种设备，包括：
多个逻辑处理器，用于根据公共时钟信号来处理用于多个指令线程的指令；和
芯片集，用于根据与多个指令线程中的每一个相关的工作级别指示来使包括所述逻辑处理器的处理机处于在低功率方式。
24.权利要求23的设备，其中工作级别指示包括与所代表的指令线程有关的标识符。
25.权利要求24的设备，其中工作级别指示表示：相关的指令线程处在允许停止模式。
26.权利要求25的设备，其中第一低功率方式是休眠方式。
27.权利要求26的设备，其中每个识别符包括代表相关的指令线程的识别信号。
28.权利要求27的设备，其中工作级别指示是第一特殊总线周期。
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Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2728559B1 (fr) * 1994-12-23 1997-01-31 Saint Gobain Vitrage Substrats en verre revetus d'un empilement de couches minces a proprietes de reflexion dans l'infrarouge et/ou dans le domaine du rayonnement solaire
US6308279B1 (en) * 1998-05-22 2001-10-23 Intel Corporation Method and apparatus for power mode transition in a multi-thread processor
US6357016B1 (en) * 1999-12-09 2002-03-12 Intel Corporation Method and apparatus for disabling a clock signal within a multithreaded processor
US7856633B1 (en) 2000-03-24 2010-12-21 Intel Corporation LRU cache replacement for a partitioned set associative cache
US6968469B1 (en) 2000-06-16 2005-11-22 Transmeta Corporation System and method for preserving internal processor context when the processor is powered down and restoring the internal processor context when processor is restored
US6687838B2 (en) * 2000-12-07 2004-02-03 Intel Corporation Low-power processor hint, such as from a PAUSE instruction
US20020184290A1 (en) * 2001-05-31 2002-12-05 International Business Machines Corporation Run queue optimization with hardware multithreading for affinity
US6691071B2 (en) * 2002-05-13 2004-02-10 Motorola, Inc. Synchronizing clock enablement in an electronic device
FR2847715B1 (fr) * 2002-11-25 2005-03-11 Commissariat Energie Atomique Circuit integre comportant des sous-ensembles connectes en serie
US7152169B2 (en) * 2002-11-29 2006-12-19 Intel Corporation Method for providing power management on multi-threaded processor by using SMM mode to place a physical processor into lower power state
US7219241B2 (en) 2002-11-30 2007-05-15 Intel Corporation Method for managing virtual and actual performance states of logical processors in a multithreaded processor using system management mode
JP3987805B2 (ja) * 2003-01-27 2007-10-10 Ｎｅｃエレクトロニクス株式会社 アレイ型プロセッサ
US7013400B2 (en) * 2003-04-24 2006-03-14 International Business Machines Corporation Method for managing power in a simultaneous multithread processor by loading instructions into pipeline circuit during select times based on clock signal frequency and selected power mode
US7496915B2 (en) * 2003-04-24 2009-02-24 International Business Machines Corporation Dynamic switching of multithreaded processor between single threaded and simultaneous multithreaded modes
US6983359B2 (en) * 2003-08-13 2006-01-03 Via-Cyrix, Inc. Processor and method for pre-fetching out-of-order instructions
US7418582B1 (en) 2004-05-13 2008-08-26 Sun Microsystems, Inc. Versatile register file design for a multi-threaded processor utilizing different modes and register windows
US20050278505A1 (en) 2004-05-19 2005-12-15 Lim Seow C Microprocessor architecture including zero impact predictive data pre-fetch mechanism for pipeline data memory
US7519796B1 (en) 2004-06-30 2009-04-14 Sun Microsystems, Inc. Efficient utilization of a store buffer using counters
US7571284B1 (en) 2004-06-30 2009-08-04 Sun Microsystems, Inc. Out-of-order memory transactions in a fine-grain multithreaded/multi-core processor
US7543132B1 (en) 2004-06-30 2009-06-02 Sun Microsystems, Inc. Optimizing hardware TLB reload performance in a highly-threaded processor with multiple page sizes
US20060009265A1 (en) * 2004-06-30 2006-01-12 Clapper Edward O Communication blackout feature
US7366829B1 (en) 2004-06-30 2008-04-29 Sun Microsystems, Inc. TLB tag parity checking without CAM read
US7509484B1 (en) 2004-06-30 2009-03-24 Sun Microsystems, Inc. Handling cache misses by selectively flushing the pipeline
US7290116B1 (en) 2004-06-30 2007-10-30 Sun Microsystems, Inc. Level 2 cache index hashing to avoid hot spots
US7890735B2 (en) * 2004-08-30 2011-02-15 Texas Instruments Incorporated Multi-threading processors, integrated circuit devices, systems, and processes of operation and manufacture
US7827555B2 (en) * 2004-09-13 2010-11-02 Integrated Device Technology, Inc. Scheduler for a multiprocessing computing system
US7634774B2 (en) * 2004-09-13 2009-12-15 Integrated Device Technology, Inc. System and method of scheduling computing threads
US8756605B2 (en) * 2004-12-17 2014-06-17 Oracle America, Inc. Method and apparatus for scheduling multiple threads for execution in a shared microprocessor pipeline
US7502948B2 (en) 2004-12-30 2009-03-10 Intel Corporation Method, system, and apparatus for selecting a maximum operation point based on number of active cores and performance level of each of the active cores
US7430643B2 (en) * 2004-12-30 2008-09-30 Sun Microsystems, Inc. Multiple contexts for efficient use of translation lookaside buffer
US9112620B2 (en) * 2005-03-10 2015-08-18 Qualcomm Incorporated Method of enabling power savings when no data is being transmitted on a media logical channel
US7627770B2 (en) * 2005-04-14 2009-12-01 Mips Technologies, Inc. Apparatus and method for automatic low power mode invocation in a multi-threaded processor
US20060294401A1 (en) * 2005-06-24 2006-12-28 Dell Products L.P. Power management of multiple processors
US8745627B2 (en) 2005-06-27 2014-06-03 Qualcomm Incorporated System and method of controlling power in a multi-threaded processor
US7689838B2 (en) * 2005-12-22 2010-03-30 Intel Corporation Method and apparatus for providing for detecting processor state transitions
US7802073B1 (en) * 2006-03-29 2010-09-21 Oracle America, Inc. Virtual core management
US7689847B2 (en) * 2006-06-13 2010-03-30 Via Technologies, Inc. Method for increasing the data processing capability of a computer system
WO2008129786A1 (ja) * 2007-04-09 2008-10-30 Panasonic Corporation マルチプロセッサ制御装置、その制御方法および集積回路
US8219788B1 (en) 2007-07-23 2012-07-10 Oracle America, Inc. Virtual core management
US8255708B1 (en) * 2007-08-10 2012-08-28 Marvell International Ltd. Apparatuses and methods for power saving in USB devices
US7966506B2 (en) * 2007-12-12 2011-06-21 Intel Corporation Saving power in a computer system
US8495403B2 (en) * 2008-12-31 2013-07-23 Intel Corporation Platform and processor power management
US8250331B2 (en) 2009-06-26 2012-08-21 Microsoft Corporation Operating system virtual memory management for hardware transactional memory
US8489864B2 (en) * 2009-06-26 2013-07-16 Microsoft Corporation Performing escape actions in transactions
US20100332768A1 (en) * 2009-06-26 2010-12-30 Microsoft Corporation Flexible read- and write-monitored and buffered memory blocks
US8161247B2 (en) * 2009-06-26 2012-04-17 Microsoft Corporation Wait loss synchronization
US8356166B2 (en) * 2009-06-26 2013-01-15 Microsoft Corporation Minimizing code duplication in an unbounded transactional memory system by using mode agnostic transactional read and write barriers
US8370577B2 (en) * 2009-06-26 2013-02-05 Microsoft Corporation Metaphysically addressed cache metadata
US8812796B2 (en) 2009-06-26 2014-08-19 Microsoft Corporation Private memory regions and coherence optimizations
US8229907B2 (en) * 2009-06-30 2012-07-24 Microsoft Corporation Hardware accelerated transactional memory system with open nested transactions
US8402218B2 (en) * 2009-12-15 2013-03-19 Microsoft Corporation Efficient garbage collection and exception handling in a hardware accelerated transactional memory system
US8539465B2 (en) 2009-12-15 2013-09-17 Microsoft Corporation Accelerating unbounded memory transactions using nested cache resident transactions
US8533440B2 (en) * 2009-12-15 2013-09-10 Microsoft Corporation Accelerating parallel transactions using cache resident transactions
US9092253B2 (en) * 2009-12-15 2015-07-28 Microsoft Technology Licensing, Llc Instrumentation of hardware assisted transactional memory system
US20110289332A1 (en) * 2010-05-24 2011-11-24 Advanced Micro Devices, Inc. Method and apparatus for power management in a multi-processor system
WO2013095570A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Instruction that specifies an application thread performance state
TWI467352B (zh) * 2012-05-16 2015-01-01 Oriental Inst Technology Intelligent comfort sleep system
US9395805B2 (en) * 2013-03-15 2016-07-19 Seagate Technology Llc Device sleep partitioning and keys
US10775859B2 (en) * 2016-09-23 2020-09-15 Hewlett Packard Enterprise Development Lp Assignment of core identifier
US11347288B2 (en) * 2020-10-13 2022-05-31 Hewlett Packard Enterprise Development Lp Power management in a blade enclosure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5515538A (en) * 1992-05-29 1996-05-07 Sun Microsystems, Inc. Apparatus and method for interrupt handling in a multi-threaded operating system kernel
US5634131A (en) * 1992-11-06 1997-05-27 Intel Corporation Method and apparatus for independently stopping and restarting functional units
US5655124A (en) * 1992-03-31 1997-08-05 Seiko Epson Corporation Selective power-down for high performance CPU/system

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367697A (en) * 1991-10-22 1994-11-22 Bull Hn Information Systems Inc. Means for providing a graceful power shut-down capability in a multiprocessor system having certain processors not inherently having a power shut-down capability
AU3313795A (en) * 1994-10-14 1996-04-26 Compaq Computer Corporation Circuit for placing a cache memory into low power mode in response to special bus cycles
US5737615A (en) * 1995-04-12 1998-04-07 Intel Corporation Microprocessor power control in a multiprocessor computer system
US5832243A (en) * 1996-12-31 1998-11-03 Compaq Computer Corporation Computer system implementing a stop clock acknowledge special cycle
US6308279B1 (en) * 1998-05-22 2001-10-23 Intel Corporation Method and apparatus for power mode transition in a multi-thread processor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5655124A (en) * 1992-03-31 1997-08-05 Seiko Epson Corporation Selective power-down for high performance CPU/system
US5515538A (en) * 1992-05-29 1996-05-07 Sun Microsystems, Inc. Apparatus and method for interrupt handling in a multi-threaded operating system kernel
US5634131A (en) * 1992-11-06 1997-05-27 Intel Corporation Method and apparatus for independently stopping and restarting functional units

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