CN1324697C - 半导体构装基板 - Google Patents

Abstract

一种半导体构装基板，利用叠层法完成内部的叠层线路结构之后，再利用积层法完成外部的积层线路结构，可提供高密度低间距的半导体构装基板，且特别是高密度低间距的倒装芯片式球栅阵列构装基板。此外，此半导体构装基板的顶面的凸块垫还分成电源/接地凸块垫、第一信号凸块垫及第二信号凸块垫，其中这些电源/接地凸块垫位于基板中央，而这些第一信号凸块垫分布于这些电源/接地凸块垫的***，而这些第二信号凸块垫则分布于这些第一信号凸块垫的***。

Description

半导体构装基板

技术领域

本发明是有关于一种半导体构装基板，且特别是有关于一种应用于倒装芯片式球栅阵列的半导体构装基板。

技术背景

倒装芯片技术(Flip Chip，F/C)是经常应用于芯片尺寸构装的构装技术，采用面矩阵方式(area array)在芯片(chip)的主动表面(active surface)配置焊垫(pad)，并在焊垫上形成凸块(bump)，用以连接芯片与连接承载器(carrier)，故具有缩小构装面积，提高构装密度，并缩短信号传输路径等优点。由于硬式基板(rigid substrate)可同时提供高密度及高接点数的线路布置，因此是许多倒装芯片构装经常采用的承载器。而硬式基板的制作方式主要可分为叠层法(laminate)及积层法(build-up)两大类。

叠层法的制作原理在具有铜箔层的单面板或双面板上，分别图案化这些铜箔层，借此以形成图案化的导线层，并于各面板之间加入中间结合板(bonding sheet)，再放入大压床上的二平板之间，同时加热及加压，借此以固化中间结合板而结合各面板，接着再取出进行机械钻孔，以及镀通孔(Plating Through Hole，PTH)的步骤，用以形成同时贯穿各面板的镀通插塞，并以其电性连接各导线层。

积层法的制作原理以一绝缘芯层(core)为基层，并在绝缘芯层的表面依序形成绝缘层及图案化导线层，而各导线层之间利用导通插塞(via)作为电性连接，其中导通插塞的制作工艺包括利用感光成孔(Photo-Via)、激光烧孔(Laser Ablation)及等离子体蚀孔(PlasmaEtching)等非机械式钻孔的方式形成孔穴之后，再填入导电材料或电镀导电材料于孔穴之内，用以形成导电插塞。

请参考图1，其为公知以积层法制作的倒装芯片式球栅阵列构装基板的剖面示意图。倒装芯片式球栅阵列构装基板100以一绝缘芯层110作为基础，并图案化绝缘芯层110的两面上原本就已具有的铜箔层而形成的导线层112，并利用机械钻孔的方式及电镀制作工艺形成镀通插塞114，借此以电性连接上下两层导线层112，接着分别形成绝缘层120于导线层112之上，并以非机械钻孔的方式，包括感光成孔、激光烧孔及等离子体蚀孔的方式，以及电镀制作工艺形成导通插塞140a、140b，借此以分别连接导线层112及导线层130a，以及两相邻的导线层130a、130b，其中导线层130a、130b分别利用微影及电镀制作工艺形成于绝缘层120a、120b之上，最后并分别利用抗焊层(solder mask)150暴露出部分表层的导线层130b，用以形成上方的凸块垫(bump pad)132及下方的焊球垫(solder ball pad)134。

针对倒装芯片式球栅阵列(flip chip ball grid array，FCBGA)的构装而言，当凸块间距(bump pitch)小于240微米时，必须使用40微米/40微米(线宽/线距)进行线路设计。由于积层法(build-up)的制造技术能制作出高密度及低间距的构装基板，因此在半导体器件不断地朝高脚位(High Pin Count)发展的情况下，利用积层法来制作倒装芯片式球栅阵列构装基板已成为主流。目前的倒装芯片式球栅阵列构装基板以积层法所制作的六层板(2+2+2)为主，若凸块的密度增加，则需要增加积层的数目以方便线路的布局。然而，以积层法制作的倒装芯片式球栅阵列构装基板虽具有高密度及低间距的优点，可是利用积层法所制作的构装基板却具有制造合格率低及制造成本高的缺点。

发明内容

本发明的目的在于提供一种半导体构装基板，利用叠层法取代原先积层法所制作的部分内层的导线层及绝缘层，借此以提高倒装芯片式球栅阵列构装基板的制造合格率，并同时降低倒装芯片式球栅阵列构装基板的制造成本。

基于本发明的上述目的，本发明提供一种半导体构装基板，具有一叠层线路结构，其包括多层图案化的内导线层、多层内绝缘层及多个镀通插塞，其中内导线层及内绝缘层相互交错叠合，而镀通插塞则同时贯穿内导线层及内绝缘层，且内导线层经过镀通插塞而彼此电性连接。半导体构装基板还具有一积层线路结构，包括二层图案化的外导线层、二层外绝缘层及多个导通插塞，其中外导线层及外绝缘层分别配置于叠层线路结构的两面，而导通插塞分别贯穿外绝缘层，且外导线层经过导通插塞与叠层线路结构的内导线层相电性连接。此外，半导体构装基板还包括二焊罩层，分别配置于对应的外绝缘层及外导线层之上，并暴露出外导线层所形成的多个接合垫，用以作为凸块垫较佳实施例，并配合附图，作详细说明。

附图说明

图1为公知以积成法制作的覆晶球格阵列构装基板的剖面示意图；

图2为本发明的较佳实施例的半导体构装基板的剖面示意图；

图3为图2的第一导线层230的布线方式的局部示意图；

图4为图2的第六导线层236的布线方式的局部示意图；

图5为图2的半导体构装基板的接合垫(凸块垫)布局方式的示意图。

标号说明：

100：半导体构装基板          110：绝缘芯层

112：导线层                  114：镀通插塞

120a、120b：绝缘层           130a、130b：导线层

132：凸块垫                  134：焊球垫

140a、140b：导通插塞         150：抗焊层

200：半导体构装基板          202：绝缘芯层

204、206、212、214、230、236：导线层

208、210、228、234：绝缘层

216：镀通插塞                218：叠层线路结构

220、222：表面               224、226：积层线路结构

232、238：导通插塞           240、242：抗焊层

244：接合垫(凸块垫)          246：接合垫(焊球垫)

300、400：基板边缘         302、402：芯片边缘

304：接合垫(凸块垫)        306、406：导通插塞

308、408：导线             404：接合垫(焊球垫)

310、320、410、420：电源/接地凸块垫

330、340、430、440：第一信号凸块垫

350、360、450、460：第二信号凸块垫

具体实施方式

请参考图2，其为本发明的较佳实施例的半导体构装基板的剖面示意图。半导体构装基板200利用一绝缘芯层202，其材质包括玻璃环氧基树脂、双顺丁烯二酸醯亚胺及环氧树脂等，在绝缘芯层202的上下表面分别具有图案化的导线层204、206，而导线层204、206包括由图案化一原先配置于绝缘芯层202的表面的铜箔层所构成。接着，提供单面具有图案化的导线层212的绝缘板208，以及单面具有图案化的导线层214的绝缘板210，利用叠层法将上述各层进行定位压合，再利用机械钻孔的方式及电镀制作工艺形成镀通插塞216，借此以电性连接上下各层的导线层204、206、212、214，而完成内部的叠层线路结构218。

请同样参考图2，利用叠层法完成半导体构装基板200的叠层线路结构218之后，接着利用增层法在叠层线路结构218的上表面220及下表面222分别形成一积层线路结构224、226，其中积层线路结构224由一绝缘层228、一图案化导线层230及多个导通插塞232所构成，而下层的积层线路结构226则与上层的积层线路结构224具有相同的结构，同样由一绝缘层234、一图案化导电层236及多个导通插塞238所构成。以上层的积层线路结构224为例，首先形成绝缘层228于叠层线路结构218的上表面220，并利用非机械式钻孔的方式，包括以感光成孔、雷射烧孔及电浆蚀孔等方式，以及电镀制作工艺，形成导通插塞232，并在电镀制作工艺时，同时形成导线层230，并利用微影的方式图案化导线层230，使得导线层230得以经过导通插塞232与叠层线路结构218的导线层212相电性连接。由于非机械式钻孔(如感光成孔、雷射烧孔及电浆蚀孔)所形成的孔径小于机械钻孔所形成的孔径，因此，导电插塞232、238的外径将小于镀通插塞216的外径。

请同样参考图2，接着在绝缘层228及导线层230之上形成一抗焊层240，其暴露出部分导线层230，以形成接合垫244，并在下层的绝缘层234及导线层236之上形成一抗焊层242，同样暴露出部分导线层236，使得暴露出的部分导线层236的表面形成接合垫246。当半导体构装基板200应用于覆晶球格数组构装时，上层的接合垫244作为连接芯片的覆晶凸块的凸块垫(bump pad)，而下层的接合垫246则作为植接(plant)焊球(solder ball)的焊球垫(solder ball pad)。

请同样参考图2，本发明的较佳实施例以六层板的半导体构装基板为例，当凸块密度持续增加的情况下，可适当增加内部叠层或外部积层的数目，借此以方便线路的布局。因此，本发明的半导体构装基板200凭借叠层法完成绝大部分的线路结构之后，最后再利用积层法形成与外界连接的接合垫244、246，用以分别作为连接芯片的覆晶凸块的凸块垫，以及植接焊球的焊球垫。由于叠层法的技术已经十分成熟，故以叠层法来制作半导体构装基板的内部线路，最后再利用增层法形成外部线路及接合垫，将可大幅提高半导体构装基板的制造合格率，特别是覆晶球格数组构装基板的制造合格率，并可大幅降低其制造成本。

本发明的较佳实施例提出一种凸块垫的布局设计，可应用于半导体构装基板，请同时参考图2、3、4、5，其中图3为图2的第一导线层230的布线方式的局部示意图，图4为图2的第六导线层236的布线方式的局部示意图，而图5为图2的半导体构装基板的接合垫(凸块垫)布局方式的示意图。如图5所示，半导体构装基板200的凸块垫布局为矩阵分布，其中图2的接合垫244即为图3、5的凸块垫304，而图2的接合垫246则为图4的焊球垫404。接着如图3所示，值得注意的是，本发明利用内圈的接合垫304作为电源/接地凸块垫310、320，中圈的接合垫304作为第一信号凸块垫330、340，而外圈的接合垫304则作为第二信号凸块垫350、360。

半导体构装基板200的基板边缘300及芯片边缘302如图3所示，本发明的内圈的电源/接地凸块垫310、320利用导通插塞306(即图2的导通插塞232)向下绕线(routing)至图2的第三导线层204及第四导线层206，中间二层(第三导线层204及第四导线层206)作为电源/接地层，例如以第三导线层204作为接地层，而第四导线层206则作为电源层。接着，再依序经过镀通插塞216、第五导线层214、导通插塞238(即图4的导通插塞406)及第六导线层236(即图4的导线408)而向下绕线至接合垫246(即图4的接合垫404)。

此外，图3的第一信号凸块垫330、340依序经过导通插塞306(即图2的导通插塞232)、图2的第二导线层212、镀通插塞216、第五导线层214、导通插塞238(即图4的导通插塞406)及第六导线层236，再利用第六导线层236的导线408扇出(fan out)至焊球垫404(即第六导线层236所形成的接合垫246)。

另外，图3的第二信号凸块垫350、360则是利用图2的第一导线层230的导线308先扇出至芯片边缘302之外，再依序经过导通插塞306(即图2的导通插塞232)、第二导线层212、镀通插塞216、第五导线层214、导通插塞238(即图4的导通插塞406)及第六导线层236(即图4的导线408)的接合垫246(即图4的焊球垫404)。

由上所述，本发明的半导体封装基板的布线方式主要利用最顶层的第一导线层的导线，先将较外圈的第二信号焊垫扇出超过芯片的边缘，再向下绕线至焊球垫，而将较内圈的第一信号焊垫先向下绕线至最底层的第六导线层之后，再利用第六导线层的导线将第一信号焊垫扇出超过芯片的边缘。当第一导线层及第六导线层无法提供足够的布线空间时，才利用内层的第二、第四及第五导线层的导线辅助布线，借此将第一导线层的凸块垫均分别向下绕线并扇出至第六导线层的焊球垫。

综上所述，本发明利用叠层法完成内部的叠层线路结构之后，再利用积层法完成外部的积层线路结构，可提供高密度低间距的半导体构装基板，且特别是覆晶球格数组构装基板。由于叠层法的技术已经十分成熟，利用叠层法完成半导体构装基板的大部分线路结构时，将可提高半导体构装基板的制造合格率，并降低半导体构装基板的制造成本。

此外，本发明还提供一种半导体构装基板，其将其顶面的凸块垫分成电源/接地凸块垫、第一信号凸块垫及第二信号凸块垫，其中这些电源/接地凸块垫位于基板中央，而这些第一信号凸块垫分布于这些电源/接地凸块垫的***，而这些第二信号凸块垫则还分布于这些第一信号凸块垫的***，并利用六层导线层的中间二层分别作为电源/接地层。

虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许之更动与润饰，因此本发明的保护范围当视申请专利范围所界定为准。

Claims (7)

1.一种半导体构装基板，其特征在于：至少包括：

图案化的一第一导线层、一第二导线层、一第三导线层、一第四导线层、一第五导线层及一第六导线层，依序相互重叠，其中该第一导线层具有数个电源/接地凸块垫、数个第一信号凸块垫及数个第二信号凸块垫，而该些第一信号凸块垫分布于该些电源/接地凸块垫的***，且该些第二信号凸块垫分布于该些第一信号凸块垫的***，其中该第六导线层具有数个接合垫；

数个内绝缘层，分别配置于该第二导线层及该第三导线层之间、该第三导线层及该第四导线层之间、及该第四导线层及该第五导线层之间；

数个镀通插塞，分别同时贯穿该些内绝缘层、第二导线层、该第三导线层、该第四导线层及该第五导线层，其中该第二导线层、该第三导线层、第四导线层及该第五导线层经过该些镀通插塞而相互电性连接；

一第一外绝缘层及一第二外绝缘层，分别配置于该第一导线层及该第二导线层之间，及该第五导线层及该第六导线层之间；

数个第一导通插塞及数个第二导通插塞，分别贯穿该第一外绝缘层及该第二外绝缘层，其中该第一导线层经过该些第一导通插塞而与该第二导线层相电性连接，而该第六导线层经过该些第二导通插塞而与该第五导线层相电性连接，

其中该些第一信号凸块垫分别经过该些第一导通插塞、该第二导线层、该些镀通插塞、该第五导线层、该些第二导通插塞及该第六导线层而连接至对应的该些接合垫，且该些第二信号凸块垫分别经过该第一导线层，该些第一导通插塞、该第二导线层、该些镀通插塞、该第五导线层及该些第二导通插塞而连接至对应的该些接合垫，并且该些电源/接地凸块垫分别经过该些第一导通插塞、该第二导线层、该些镀通插塞、该第三导线层、该第四导线层、该第五导线层、该些第二导通插塞及该第六导线层而连接至对应的该些接合垫。

2.如权利要求1所述的半导体构装基板，其特征在于：还包括一第一抗焊层，其配置于该第一外绝缘层及该第一导线层之上，并暴露出该些电源/接地凸块垫、该些第一信号凸块垫及该些第二信号凸块垫。

3.如权利要求1所述的半导体构装基板，其特征在于：还包括一第二抗焊层，其配置于该第二外绝缘层及该第六导线层之上，并暴露出该些接合垫。

4.如权利要求1所述的半导体构装基板，其特征在于：其中该半导体构装基板作为一倒装芯片式球栅阵列构装基板。

5.如权利要求4所述的半导体构装基板，其特征在于：其中该些接合垫作为焊球垫。

6.如权利要求1所述的半导体构装基板，其特征在于：其中该些内绝缘层的材质选自于由玻璃环氧基树脂、双顺丁烯二酸醯亚胺及环氧树脂所组成的族群中的一种材质。

7.如权利要求1所述的半导体构装基板，其特征在于：其中该些内导线分别经过定义一铜箔层所构成。

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