CN1322410C - 可在ata总线上进行多任务存取的数据传输*** - Google Patents

Abstract

一种数据传输***，包含一个具有ATA总线主机端接口的主机控制器、具有ATA总线装置端接口的第一及第二数据储存装置、以及一切换器。当主机控制器对第二数据储存装置的命令优先权高于第一数据储存装置时，在主机控制器开始对于第一数据储存装置下一第一命令之后，主机控制器可在未发出芯片选择信号，且该数据储存装置未在直接内存传输模式时，主机控制器可通过一通道选择信号，控制该切换器将该组芯片选择信号切换至另一组芯片选择信号，以使该主机控制器在该第一命令的执行尚未完成之前，不必中断或改变第一数据储存装置的命令执行状态，而可以对于该第二数据储存装置下一第二命令。

Description

可在ATA总线上进行多任务存取的数据传输***

技术领域

本发明涉及一种数据传输***，特别是涉及基于利用ATA总线(advancedtechnology attachment bus，ATA bus)，用来进行命令(commands)与数据(data)的传输的数据传输***。

背景技术

ATA总线为一广为使用的数据传输规格。例如，在个人计算机(personalcomputer)***中，ATA总线即被使用于主机与硬盘机、或是主机与光驱之间，以传输数据。关于ATA总线，已有公开的规格说明书，其作用方式为业界所熟知。

请参阅图1，图1为已知数据传输***10的示意图。数据传输***10包含一ATA总线信号传输线12、一主机14、一硬盘机16、以及一光驱18。

ATA总线信号传输线12可为包含40条信号或80条信号的传输线。如图1所示，主机14、硬盘机16、以及光驱18通过ATA总线主机端接口15，及各别的ATA总线装置端接口17和19，经由ATA总线信号传输线12串联。在主机控制器仅具有单一ATA总线主机端接口时，这些装置仅能以串联方式连接。

请参阅图2，图2为已知数据传输***20的示意图。数据传输***20中，主机14、硬盘机16及光驱18以并联方式连接，实际上使用了两组ATA总线信号传输线12及13。相较于图1的数据传输***10，图2的数据传输***20因增设了ATA总线信号传输线13，需在主机14上需增设另一组ATA总线主机端接口21。此种利用并联方式在主机需同时控制或存取两个数据储存装置时，较常被采用。

根据ATA总线说明书，图1的数据传输***10中，当主机14开始对于光驱18下达命令(command)之后，在光驱18完成该命令的执行之前，主机14不能对硬盘机16下达命令或是进行数据(data)的传输。也就是说，在主机与二个储存装置串联的情形下，当主机14开始对其中一储存装置下达命令之后，在这个储存装置完成该命令的执行之前，主机14不能对连接于同一ATA总线信号传输在线的另一储存装置进行进行命令或是进行数据(data)的传输。

请参阅图3，并结合图1。图3为图1的硬盘机16与光驱18依时序操作的示意图。图3中，轴线T为时间轴；轴线HDD代表硬盘机16依时间顺序所进行的不同操作；轴线DVD代表光驱18依时间顺序所进行的不同操作。请参照轴线DVD，主机14藉由ATA总线主机端接口15、ATA总线传输线12以及ATA总线装置端接口19，对光驱18下达一命令，而产生一段命令时距(CMD)22。光驱18依照该命令执行数据传输前的预备，而产生一段等待时距(WAIT)24。而光驱18依照该命令开始将数据传输至主机14，或开始从主机14接收数据，因而产生一段传输时距(XFER)26。而从主机14对光驱18下达一命令开始，到传输完成的所有时距22、24、26，光驱18皆处于工作状态。

同理，请参照轴线HDD，关于硬盘机16的各种操作会产生相对应的命令时距28、等待时距30、以及传输时距32。而于时距28、30、32内，硬盘机16皆处于工作状态。

然而，如图3所示的轴线DVD的等待时距24及轴线HDD的等待时距30内，主机既不对光驱18及硬盘机16下达命令，光驱18及硬盘机16也没有进行命令或传输数据。也就是说，在等待时距24及30之中，可视为ATA总线主机端接口15的闲置状态，实际上则为一种传输资源的浪费。

根据ATA总线说明书的规定，在光驱18处于工作状态时，主机14不可对处于同一ATA总线传输线12上的另一装置硬盘机16下达命令以进行控制或数据传输。但不同种类的数据储存装置操作时所花费的时间不同。如图3所示，光驱18操作时所花费的时间远大于硬盘机16，且光驱18所读取的介质为可置换式，其等待时距24所花费的时间易因读取介质的不同而增加。所需花费时间的差异，除突显出传输资源浪费的事实，也造成主机控制器在需要对硬盘16进行控制或数据存取时，增加不可预期的时间延迟，而其最大延迟可达到时距22、24、及26的总和。如图3所示，光驱18的等待时距24，足以使硬盘机16完成命令时距28、等待时距30、以及传输时距32。然而，由于ATA总线制式的协议，因此已知数据传输***任由各硬件的等待时距造成传输资源的浪费。

面对传输资源浪费的问题，已制定有所谓的命令重迭功能(commandoverlapped feature)的数据储存装置规格，但在于市场之上，采用具有命令重迭功能的数据储存装置因需修改现有设计，而有高成本的问题，所以仍属极少数。此外，一个数据传输***可能包含多个数据储存装置，若为了避免传输资源的浪费而使每一个数据储存装置皆具有命令重迭功能，成本则随着连接的数据储存装置数目的增加而增加。且该命令重迭功能需增加装置状态转换的时间，即便该转换时间可被忽略，当主机14要控制或存取硬盘机16时，仍可能会有光驱18的时距22或时距26的延迟，而无法达到实时性。

若应用图2的数据传输***，因主机控制器是通过二个独立的ATA总线主机端控制接口15及21，连接至硬盘机16及光驱18。当主机14对光驱18进行控制或数据存取而有延迟时，仍可直接通过另一独立的ATA总线主机端控制接口21，对硬盘机16进行控制或数据存取，而不需有额外的延迟时间。如此虽可解决主机14对硬接机命令延迟的问题，但主机14对硬盘机16及光驱18的命令已分散到两个独立的ATA总线主机端控制接口15及21，对个别的ATA总线主机端接口来说，其使用率比图2的数据传输***中的ATA总线主机端接口15更低。对主机14来说，因需增加一组额外独立的ATA总线主机端接口21，除需修改现有主机14的设计外，若主机14为一单一***芯片时，因需增加一组完整ATA总线主机端接口，而需增加芯片脚位的输出，而增加封装及加工的成本。

因此，发展一种可在主机控制器仅具有一单一的ATA总线主机端接口时，在连接两个或两个以上具有ATA总线装置端接口的装置，在所连接的装置不需具有命令重迭功能时，即可在ATA总线上进行多任务存取(multitask)的数据传输***，以避免ATA总线主机端接口传输资源的浪费，且保证对其中某些装置控制及数据存取的实时性，为一重要的课题。

发明内容

本发明的主要目的是提供一种可避免ATA总线(advanced technologyattachment bus)传输资源的浪费，且保证对其中某些数据储存装置控制及数据存取的实时性的数据传输***。

本发明的另一主要目的为提供一种不需使用具有命令重迭功能的数据储存装置，即可在ATA总线上进行多任务存取(multitask)的数据传输***。

根据本发明的一实施例，本发明提供一种数据传输***，包含一具有单一个ATA总线主机端接口的主机控制器、具有ATA总线装置端接口的第一及一第二数据储存装置、连接该装置的ATA总线连接线，以及单一的切换器(single switcher)。

该ATA总线主机端接口可经由传输速度不同的一可程控输出入(programmed input/output，PIO)模式，或是一直接内存存取(direct memoryaccess，DMA)模式来进行命令(commands)与数据(data)的传输。该ATA总线主机端接口并包含一组芯片选择信号(a set of chip select signals)输出。

该第一以及该第二数据储存装置经由该ATA总线与该主机控制器相连接。其中第一数据储存装置是以该可程控输出入模式进行传输。

该切换器可将来自该主机控制器的该组芯片选择信号切换分成至少两组相对应的芯片选择信号，以分别经由相对应的信号通道(signal channel)传输至第一及第二数据储存装置。该切换器每次仅让其中一信号通道保持畅通。

当该主机控制器开始对于该第一数据储存装置下一第一命令之后，当主机控制器未发出芯片选择信号，而且第一数据储存装置的ATA总线装置端接口并非处于该直接内存存取模式时，则该切换器可依据该主机控制器传来的一通道选择信号(channel selection signal)，将该组芯片选择信号切换至其它的信号通道，以使该主机控制器在该第一命令的执行尚未完成之前，不必中断该第一命令的执行，或改变第一数据储存装置的执行状态，而可以直接对于该第二数据储存装置下一第二命令。

若有第三数据储存装置存在，且该主机控制器对该装置进行控制或数据存取的优先权等级与第一数据储存装置相同，亦即当主机在控制或存取第一数据储存装置，并不需同时控制或存取该第三数据储存装置时，则可将该第三数据储存装置与第一数据储存装置连接于同一ATA总线信号传输在线。

相较于已知技术，本发明的数据传输***不需使用具有命令重迭功能的数据储存装置，即可以在一仅具有单一ATA总线主机端接口的主机控制器上，对两个或两个以上的数据储存装置进行多任务存取(multitask)的数据传输***。而根据本发明的数据传输***不仅符合成本因素的考虑，并可藉由发挥多任务存取的效果以提升数据传输的效能，并保证对高优先权装置命令的实时性。

关于本发明的优点与精神可以藉由以下结合附图对发明的详述得到进一步的了解。

附图说明

图1为已知数据传输***10的示意图。

图2为已知数据传输***20的示意图。

图3为图1的硬盘机16与光驱18依时序操作的示意图。

图4为本发明可在ATA总线上进行多任务存取的数据传输***40的示意图。

图5为图4的第一及第二数据储存装置46、48依时序操作的示意图。

图6为ATA总线的各种制式信号。

图7为命令区块寄存器的各种制式定义。

图8为控制区块控制器的各种制式定义。

图9为本发明另一实施例数据传输***41的示意图。

附图标号说明

10、20已知数据传输***

12，13，44a，44b ATA总线信号传输线

14，51，53主机        16硬盘机

18  光驱

17，19 ATA总线装置端接口

15，21 ATA总线主机端接口

22，28命令时距         24，30等待时距

26，32传输时距         40、41数据传输***

42主机控制器           46第一数据储存装置

48第二数据储存装置     50切换器

52a、52b芯片选择信号   58第一信号通道

59信号通道             60第二信号通道

61、79不完全ATA总线    62通道选择信号

T65装置就绪时间点      70第一中断请求信号

72第二中断请求信号      74输出入就绪信号

76第一输出入就绪信号    78第二输出入就绪信号

具体实施方式

请参阅图4，图4为本发明可在ATA总线(advanced technology attachmentbus)上进行多任务存取的数据传输***40示意图。数据传输***40包含一具有ATA总线主机端接口49的主机控制器(host controller)42、二个ATA总线信号传输线44a及44b、具有ATA总线装置端接口的第一数据储存装置46、及第二数据储存装置48，以及一单一的切换器50(single switcher)。在本实施例中，数据储存装置的数目为两个。亦可根据在前述的条件下，在同一ATA总线信号连接在线，同时连接二个的数据储存装置，或增加切换器的信号通道，让整个数据传输***连接三个或以上的数据储存装置。

主机控制器42的功能同图1的主机控制器14，具有单一的ATA总线主机端接口置于一主机51之中，可用来传输速度不同的一可程控输出入模式(programmed input/output mode，PIO mode)或是一直接内存存取模式(directmemory access mode，DMA mode)，并可对数据储存装置46、48下达命令，以进行控制或数据存取。如果有实际电路设计上的需要，主机控制器42与切换器52可整合于单一的芯片中，而通道选择信号62可由一逻辑线路自动产生，或经由一软件可控制的输出信号产生，以控制切换器50。

ATA总线信号传输线44a及44b可用来进行可程控输出入模式(programmed input/output mode，PIO mode)的命令(commands)与数据(data)传输，或进行直接内存存取模式(direct memory access mode)的数据传输。并且ATA总线信号传输线44a及44b所传输的信号各包含一组芯片选择信号58及60。

第一数据储存装置46以及第二数据储存装置48经由ATA总线信号传输线44a及44b，与主机51相连接。其中，主机控制器42对该两个数据储存装置46、48中的其中一个装置的控制及数据存取优先等级较另一个高，而另一个数据存取优先等级较低的数据储存装置必须以该可程控输出入模式进行传输。在本实施例中，第一数据储存装置46为一光驱，第二数据储存装置48为一硬盘机。就一般***应用而言，硬盘机执行命令的速度远快于光驱执行命令的速度，而主机对硬盘机的控制及存取优先等级较光驱高。因此本实施例中，第一数据储存装置46以该可程控输出入模式进行传输，而第二数据储存装置48则可使用该可程控输出入模式，或该直接内存存取模式(DMA mode)。而主机控制器42对第二数据储存装置48的控制及数据存取的优先权等级高于第一数据储存装置46。

切换器50将来自主机控制器42的该组芯片选择信号52切换分成至少两组相对应的该组芯片选择信号52a及52b，以分别经由相对应的ATA总线信号传输线44a及44b，分别传输至第一数据储存装置46以及第二数据储存装置48。而切换器50每次仅让其中一个信号通道保持畅通。如图4所示，切换器50可让芯片选择信号52切换为第一组芯片选择信号52a传输至第一数据储存装置46。或者，将芯片选择信号52切换为第二组芯片选择信号52b传输至第二数据储存装置48。

如图4所示，在主机51内部，主机控制器42的ATA总线主机端接口49为一完整的ATA总线主机端接口，而该接口的输出入信号可分为芯片选择信号52，及一不完全ATA总线主机端接口信号61。信号61与切换后的芯片选择信号52a或芯片选择信号52b组合后，可分别视为一完整的ATA总线主机端接口信号，可通过ATA总线信号传输线44a及44b，传输至第一数据储存装置46以及第二数据储存装置48。

在数据传输***40中，当主机控制器42开始对于第一数据储存装置46下一第一命令之后，主机控制器42可在未发出该组芯片选择信号52，且第一数据储存装置46不是处于该直接内存存取模式时，则切换器50可依据主机控制器42传来的一通道选择信号62(channel selection signal)，将芯片选择信号52由第一组芯片选择信号52a切换至第二组芯片选择信号52b，以使主机控制器42在该第一命令的执行尚未完成之前，不必中断该第一命令的执行，或改变该装置的命令执行状态，而可以对于该第二数据储存装置下一第二命令。通道选择信号62并不属于ATA总线的制式信号之一。

请参阅图5，并比较图2的已知技术。图5为图4的第一及第二数据储存装置46、48依时序操作的示意图。图5中，轴线T为时间轴；轴线DVD代表第一数据储存装置46依时间顺序所进行的不同操作；轴线HDD代表第二数据储存装置48依时间顺序所进行的不同操作。时距A、B、C、D、E、F、G、H分别代表主机控制器42在不同时段对第二数据储存装置48进行控制或数据传输，亦各包含了一段命令(CMD)、等待(WAIT)、及传输(XFER)时距。

根据本发明，主机控制器42能利用第一数据储存装置46等待时距24的期间，对第二数据储存装置48进行控制或数据传输，以争取如图5的时距C及时距E期间的传输资源。

除此之外，图4的数据传输***40进一步可在第一数据储存装置46命令时距22以及传输时距26的期间，优先对第二数据储存装置48进行选择，以实时对其进行控制或数据传输。其方法则如前所述，由主机控制器42视需要发出通道选择信号62，以选择相对应的第二信号通道60。如图5所示，主机可暂停对第一数据储存装置的命令或数据传输，优先选择第二数据储存装置48，对其进行控制或数据传输，如时距B及时距G，之后再继续对第一数据储存装置46进行所未完成的控制或数据传输。以此实施方式，便可在主机控制器42需要控制或存取第二数据储存装置时，立即执行该操作，而不受第一数据储存装置的命令执行状态或时间长短的影响。

另外，在时距24中，当主机控制器42正在等待第一储存装置就绪时，主机控制器42可藉由持续发出通道选择信号62至切换器50，以使切换器50不断于两个信号通道间进行切换，使主机控制器42在得知第一数据储存装置46是否已就绪(device ready)后，以决定是否对第一数据储存装置开始进行数据传输。如图5所示，藉由持续发出通道选择信号62，主机控制器42可于一装置就绪时间点T65之后，得知第一数据储存装置46已就绪，并准备对于第一数据储存装置46进行数据的传输。若第一数据储存装置46尚未就绪，主机控制器可切回第二数据储存装置，对其进行下一个命令，以争取更多的数据传输资源，如时距D及时距F。

如为争取更多的数据传输资源，主机亦可在第二数据储存装置未处于直接内存传输的状态下时，于时距G中的等待(WAIT)时距期间，切换回第一数据储存装置进行一段时间的数据传输后，再切回第二数据储存装置进行数据传输。

若欲实现使主机控制器在该第一命令的执行尚未完成之前，不必中断该第一命令的执行，而可以对于该第二数据储存装置下一第二命令的目的，已知数据传输***需要第一数据储存装置具备命令重迭功能(a commandoverlapped feature)。

命令重迭功能(a command overlapped feature)是指当某一所述数据储存装置需要更多的时间以完成命令的执行时，该命令重迭功能使该数据储存装置可进行一总线释出(bus release)操作，而使得连接于该ATA总线的其它数据储存装置可被主机控制器42使用。但在命令及数据传输过程中，并不可被中断而切换到其它数据储存装置。本发明的数据传输***40中，第一数据储存装置46与第二数据储存装置48，不需具备此一命令重迭功能，而藉由上述的本发明的设置方式，数据传输***40可于第一命令的执行过程中的任一阶段，对于第二数据储存装置下第二命令。

请参阅图6，图6为ATA总线的各种制式信号。图6中的四列(row)分别根据信号传送的方向来表示各种制式信号。图6的第一列记载各种由主机控制器42发送至数据储存装置的各种信号。图4的数据传输***40中，芯片选择信号52包含ATA总线制式的一CS0信号以及一CS1信号。CS0信号以及CS1信号即为一组由主机控制器42端发送至其中一数据储存装置端的信号，用以定义该数据储存装置是否该由其ATA总线装置端接口上接收所传送的信号。

请参阅图7、图8及图4，图7为命令区块寄存器的各种制式定义、图8为控制区块控制器的各种制式定义。图4所示的数据传输***40，所述数据储存装置46、48皆包含有多个输出入寄存器(I/O registers)，如图7及图8，以供主机控制器42将命令或数据写入于所述输出入寄存器中。主机控制器42藉由ATA总线将各种信号写入所述输出入寄存器之中，以选定装置0或装置1，以及装置选定后的命令下达、数据的储存与读取。

如图6所示，ATA总线还包含一直接内存请求信号(DMARQ signal)、一中断请求信号(INTRQ signal)以及一输出入就绪信号(IORDY signal)。直接内存请求响应信号(DMACK signal)是由主机控制器42端传送至数据储存装置端的信号。DMARQ信号、INTRQ信号以及IORDY信号是由数据储存装置端传送至主机控制器42端的信号。

在此数据传输***中，仅优先权高的数据储存装置可使用DMA模式，故装置信号输出DMARQ并无冲突问题。INTRQ信号则可通过输出入寄存器来控制同时仅让一个优先权等级的装置使用。若主机控制器可提供一个额外的INTRQ信号输入，则高低二个优先权等级皆可同时使用INTRQ信号输出。IORDY信号的使用则因低优先权的装置不同而不同。若该装置在未接收到主机发出的芯片选择信号时，不发出IORDY信号，则高、低优先权等级装置的IORDY输出则不会相冲突。若否，则主机控制器可对该装置使用一较低速而不需使用IORDY的可程控输出入模式(PIO mode)，以避免高、低优先权等级装置的IORDY输出冲突。若主机或切换器可提供一组额外的IORDY信号的切换通道，则所有装置皆可在所有可程控输出入模式下使用。

请参阅图9，图9为本发明另一实施例数据传输***41的示意图。相较于图4的数据传输***40，图9的数据传输***41进一步利用了图6所列制式ATA总线的中断请求信号(INTRQ signal)与输出入就绪信号(IORDYsignal)。

在图9所示的数据传输***41中，主机控制器42提供两个装置中断请求信号输入，一第一中断请求信号70以及一第二中断请求信号72。第一中断请求信号70自第一数据储存装置46传送至主机控制器42。第二中断请求信号72自第二数据储存装置78传送至主机控制器42。主机控制器42增加第二中断请求信号输入的好处，在于主机控制器42不需如前所述，在等待第一数据储存装置就绪前，持续藉由切换器50在第一数据储存装置及第二数据储存装置间切换，以争取更多的传输资源。如此仅需通过装置中断请求信号的输入即可得知第一数据储存装数据就绪，从而可减少主机控制器的装置切换操作，并增加对第二数据储存装置的控制或数据存取的操作，更进一步增进ATA总线资源的使用效能。若主机控制器42未提供两个装置中断请求信号输入，亦可由切换器50提供两个装置中断请求信号输入及一个装置中断请求信号输出。在切换器50收到通道选择信号切换芯片选择信号的同时，亦同时切换相对应的装置中断请求信号输入至其中断请求信号输出。此实作方式虽可让主机控制器42个别检测装置是否发出中断请求信号，但主机控制器42仍须于不同通道间持续切换，才能得到该状态。

在图9所示的数据传输***41中，切换器50亦可提供两个输出入就绪信号输入，一第一输出入就绪信号76以及一第二输出入就绪信号78。第一输出入就绪信号76自第一数据储存装置46传送至切换器50。第二输出入就绪信号78自第二数据储存装置48传送至切换器50。如前所述，在切换器50增加输出入就绪信号的切换后，即便某一装置在未收到芯片选择信号也会输出输出入就绪信号的情况下，亦可让二装置同时在所有可程控输出入模式下使用，以避免各种装置使用上的兼容性问题。

而主机53内部的不完全ATA总线79(the second uncomplete ATA bus)为不包含有芯片选择信号(CS0，CS1)、输出入就绪信号(IORDY)、及中断请求信号(INTRQ)的ATA总线。

相较于图4的数据传输***40，图9的数据传输***41为了适应第一中断请求信号70、第二中断请求信号72、第一输出入就绪信号76、以及第二输出入就绪信号78，需于主机控制器增加第二中断请求信号输入，或于切换器50所切换的信号通道中，增加输出入就绪信号的的切换。但此两额外增加的信号或装置，并非必须，亦不需同时使用。仅需依照***对总线使用效率，或***所连接装置的特性与兼容性，或实际的***需要酌予使用。

相较于已知技术，本发明的数据传输***不需使用具有命令重迭功能的数据储存装置，亦不需增加第二组独立的ATA总线接口主机端接口，即可在ATA总线上进行多任务存取(multitask)，因此可避免ATA总线传输资源的浪费，并缩短较高优先权等级装置的命令执行延迟时间。根据本发明，数据传输***不仅符合成本因素的考虑，并可藉由发挥多任务存取的效果以提升数据传输的效能及实时性。

藉由以上较佳具体实施例的详述，是希望能更加清楚描述本发明的特征与精神，而并非以上述所披露的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明的权利要求范畴内。因此，本发明的权利要求的范畴应该根据上述的说明作最宽广的解释，以致使其涵盖所有可能的改变以及具相等性的安排。

Claims (8)

1.一种数据传输***，包含：

一主机控制器，该主机控器包含一个ATA总线主机端接口，以及一个通道选择信号；该ATA总线主机端接口，至少可经由传输速度不同的一可程控输出入模式，或是一直接内存存取模式用来进行命令或数据的传输，且该ATA总线接口至少包含一组芯片选择信号输出；

一单一的切换器，该切换器可将来自该主机控制器的该组芯片选择信号切换分成至少两组的芯片选择信号，且该切换器可依据该主机控制器传来的一通道选择信号，仅让其中一组芯片选择信号与主机控制器的芯片选择信号输出保持畅通；

至少两个具有ATA总线装置端接口的数据储存装置，可经由该ATA总线及该切换器，与该主机控制器相连接，该数据储存装置中，至少有一个数据储存装置的优先权比其它数据储存装置的优先权高，且不同优先权等级的数据储存装置分别连接到该切换器的不同组芯片选择信号输出，而非最高优先权等级的数据储存装置以该可程控输出入模式进行数据传输；以及

其中，当该主机控制器在存取或控制优先权较低的数据储存装置时，主机控制器可在不改变该优先权较低的数据储存装置的状态下，控制该切换器，在主机控制器未发出芯片选择信号，而且该优先权较低的数据储存装置非处于该直接内存存取模式时，切换到连接较高优先权等级的数据储存装置的芯片选择信号，对较高优先权等级的数据储存装置进行控制或数据存取。

2.如权利要求1所述的数据传输***，其中不同优先权等级的数据储存装置的装置中断请求信号输出可连接至该主机控制器的ATA总线接口的中断请求信号输入，而在这些数据储存装置中，在同一时间下，仅有一个数据储存装置使用装置中断请求信号。

3.如权利要求1所述的数据传输***，其中该切换器至少有两个装置中断请求信号输入，及一个装置中断信号输出，连接到该主机控制器的ATA总线接口的中断请求信号输入，其中该切换器可根据该通道选择信号，仅让其中一个装置中断请求信号输入，与装置中断请求信号输出保持畅通，而不同优先权等级的数据储存装置的装置中断请求信号连接到该切换器上不同的装置中断请求信号输入。

4.如权利要求1所述的数据传输***，其中该主机控制器至少有两个中断请求信号输入，不同优先权等级的数据储存装置的中断请求信号连接到该主机控制器上不同的中断请求信号输入。

5.如权利要求1所述的数据传输***，其中该切换器至少有两个输出入就绪信号输入，及一个输出入就绪信号输出，连接到该主机控制器的ATA总线接口的输出入就绪信号输入，其中该切换器可根据该通道选择信号，仅让其中一个装置输出入就绪信号输入，与输出入就绪信号输出保持畅通，而不同优先权等级的数据储存装置的输出入就绪信号输出连接到该切换器上不同的输出入就绪信号输入。

6.如权利要求1所述的数据传输***，其中该主机控制器至少有两个输出入就绪信号输入，不同优先权等级的数据储存装置的输出入就绪信号输出连接到该主机控制器上不同的输出入就绪信号输入。

7.如权利要求1所述的数据传输***，其中当主机控制器正在对一个低优先权等级的数据储存装置进行控制或数据存取时，在主机控制器发出该通道选择信号，切换到连接高优先权等级的数据储存装置的芯片选择信号，对连接在该组芯片选择信号上的高优先权等级的数据储存装置进行控制或数据存取，而在等待该高优先权等级的数据储存装置期间，若该高优先权等级的数据储存装置未处于直接内存传输状态时，主机控制器可再发出该通道选择信号，切换到连接原低优先权等级的数据储存装置的通道，继续进行对该装置的存取或控制，直到该高优先权等级的数据储存装置处于直接内存传输状态，再发出该通道选择信号至该切换器，切换至连接该未完成控制或数据存取的高优先权等级的数据储存装置的芯片选择信号，继续对该高优先权等级的数据存储装置，进行该控制或数据存取程序。

8.如权利要求1所述的数据传输***，其中该主机控制器与该切换器整合于单一的芯片中。

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