CN1287525C - 电路模块上提供时钟信号与多电路单元的拓扑 - Google Patents

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Abstract

一种电路模块，其具有一电路板(50a)、多个位于该电路板上的电路单元(20a至52i)、至少一位于该电路板(50a)上的时钟输入(12a)用以接收一外部时钟信号。该电路模块具有位于该电路板(50a)上的一第一锁相环(PLL)单元(60)，用以基于该外部时钟信号来提供一内部时钟信号给至少第一个该电路单元。此外，该电路模块具有位于该电路板(50a)上的一第二锁相环(PLL)单元(62)，用以基于该外部时钟信号来提供一内部时钟信号给至少第二个该电路单元。

Description

电路模块上提供时钟信号与多电路单元的拓扑
技术领域
本案是关于一种在电路模块上用以提供时钟信号至多电路单元的拓扑，特别是关于一种适合用来分配时钟信号至位于内存模块上的多内存芯片的拓扑。
背景技术
图4中显示一种用以提供时钟信号至多内存芯片的现行的时钟拓扑，图4中所示的时钟拓扑是于现行的DDR1与DDR2内存模块中执行。
现行的内存模块包含一具有多个边缘连接器12的电路板10，其中一个边缘连接器为一时钟输入12a，电路板10可用边缘连接器而被***至在母板上所提供相匹配的插接连接器，如此时钟输入12a可被连接至一外部的时钟线，使得可在时钟输入12a上接收一外部的时钟讯号。
多内存芯片20a至20i被提供在内存模块电路板10上，另外，以PLL芯片形式的锁相环单元22(PLL单元)亦被提供在该电路板10上。PLL 22的PLL时钟输入被连接至该时钟输入12a，而PLL反馈回路24则被连接在PLL反馈回路输出与PLL单元的PLL反馈回路输入之间。再者，PLL单元22包含多个PLL时钟输出，每个时钟输出借助对应的时钟线26而被连接至一个或是多个内存芯片，该等时钟线26则被连接至各自的内存芯片20a至20i的内存芯片时钟输入。
PLL单元22基于通过时钟输入12a所接收的外部时钟信号而借助时钟线26来提供一内部时钟信号至内存芯片20a至20i。在此种理想的实例中，PLL单元22提供具有零相移的内部时钟信号给在内存模块上所有的内存芯片20a至20i，其中的内存模块可以做为一种DIMM模块来实施。此外，在此理想实例中，PLL单元22可提供从PLL时钟信号至各自的内存芯片(亦即DRAM芯片)时钟输入28的零延迟。
图4中所示的拓扑，其具有两个主要的缺点。第一个缺点是所有的时钟线26(亦即所有的时钟追踪)必须与最长时钟线的长度相匹配，使得由线路长度所提供的延迟可由相应地适应PLL反馈回路24的长度而被补偿。因此，就必须使邻近于PLL芯片22的时钟追踪26具有“迂回曲折(meander)”或是“弯弯曲曲(serpentine)”的架构，如图4中所示。此种架构占据了印刷电路板10许多的面积，因此，在大部分的实例中，时钟信号路由(routing)需要多层印刷电路板的一分开的层。再者，当与利用较短的时钟追踪可获致的效能相比较时，将所有时钟追踪的长度匹配于最长的一个会导致较差的性能。
图4中所示的时钟追踪拓铺的另一个主要缺点为，针对内存应用所设计的大部分现行的PLL芯片具有10个时钟输出，亦即如果有差动信号传输(differential signal transmission)时则有10对的时钟输出。如果内存模块具有36个内存芯片(与1个或是2个内存缓存器)时，其负载会是每个PLL时钟输出4个DRAM芯片。如此会降低在高频时的跳越率(slew rate)，使得在大于166MHz频率上的运转出现问题。而具有18至20对时钟输入的PLL芯片，原则上可以解决此等问题，但是，不幸的是，市面上并不存在此类的PLL芯片，另外，利用具有18到20对的时钟输出会增加关于上述追踪长度的问题。
发明内容
本案的目的是提供一种电路模块，其具有用以提供时钟信号至电路模块上多电路单元的拓扑，当与习知技术领域解决方式相比较时，其可容许增加的时钟频率。
此目的可通过根据本案的电路模块而达成。
本案所提供的电路模块，其包含：
一电路板；
多电路单元，其位于该电路板上；
至少一时钟输入，其位于该电路板上，用以接收一外部时钟信号；
一第一锁相环单元，其位于该电路板上，用以基于该外部时钟信号来提供一内部时钟信号给具有所述多电路单元的至少一电路单元的一第一组电路单元；以及
一第二锁相环单元，其位于该电路板上，用以基于该外部时钟信号来提供一内部时钟信号给具有所述多电路单元的至少一电路单元的一第二组电路单元，
其中所述第二组电路单元的电路单元与所述第一组电路单元的电路单元不同。
本案是建立在上述与习知技术领域解决方式相关联的问题可借助使用每个模块多于一个PLL单元而被解决或是减低的发现上。通过多PLL单元的使用，可减少在PLL单元与各自的电路单元间的线路长度，此外，当利用具有10个PLL时钟输出的现行PLL芯片(举例而言)，可减少各个PLL时钟输出的负载。
在本案的较佳实施例中，电路模块为一内存模块，例如DIMM模块，而该电路模块为内存芯片，例如DRAM芯片。
根据本案，复数个PLL单元的PLL时钟输入可被连接至内存模块板上相同的时钟输入，或是内存模块板上不同的时钟输入。每一个PLL单元可与个别的反馈回路相关联。可供选择地，共享的反馈回路是为了两个或是多个PLL单元而准备，因为内部的时钟信号是借助一个PLL单元而被输出至共享反馈回路上，而反馈回路是分支成多路反馈回路分支，通过各自的反馈回路分支所传输的时钟信号的各自的版本被两个或是多个PLL单元所接收。
附图说明
接下来，本案的较佳实施例参考所附图标来进一步说明。在不同的图标中，互相对应的组件以相同的参考数字表示，其中省略相同组件重复的说明。
图1A与图1B显示根据本案内存模块的第一个较佳实施例；
图2A与图2B显示根据本案内存模块的第二个较佳实施例；
图3A与图3B显示根据本案内存模块的第三个较佳实施例；以及
图4显示习用的内存模块。
具体实施方式
如图1A中所示，根据本案第一个较佳实施例的内存模块包含一模块电路板50a，在该模块电路板50a的一表面上提供了多个电路芯片20a至20i，为了表明内存芯片的对应数字也可被设置在模块电路板50a的背面上，如图1A所示的52a至52i，其偏移于内存芯片20a至20i。内存芯片20a至20i与52可以是在现行的DDR1与DDR2内存拓扑中所使用的习用DRAM芯片。
图1A中所示的内存模块为DIMM模块形式，其具有多个边缘连接器12，模块电路板50a适合被***至母板上相匹配的插接连接器，使得边缘连接器12可与插接连接器匹配的相似件(counterparts)接触。如图1A中所示，边缘连接器包含两个电路板时钟输入12a与12b。当内存模块被***到母板的匹配插接连接器时，电路板时钟输入12a与12b将被耦合至母板上的时钟线。
再者，第一PLL单元60与第二PLL单元62被提供在电路板50a上，第一PLL单元60与第二PLL单元62可借助具有10个时钟输出端口的现行的PLL芯片(举例而言)而形成。当第二PLL单元62的PLL时钟输入被连接至时钟输入12b时，第一PLL单元60的PLL时钟输入则被连接至时钟输入12a。而第一反馈回路64针对第一PLL单元60所准备，并且第二反馈回路66则是为了第二PLL单元62而准备。
第一PLL单元60各自的PLL时钟输出借助时钟追踪70而被连接至内存芯片20a、20b、20c与20d的时钟输入28。此外，每个时钟PLL输出被连接至两个内存芯片(也就是，20a与52a、20b与52b等等)的时钟输入。第二PLL单元62各自的时钟输出则借助相关的时钟追踪70而被连接至内存芯片20e至20i与52e至52i的时钟输入28。
PLL单元60与62通过时钟输入12a与12b来接收外部的时钟信号，并且基于该外部的时钟信号来提供内部的时钟信号给内存芯片。更清楚的说，当第二PLL单元62提供内部的时钟信号给内存芯片20e至20I与52e至52i时，第一PLL单元60提供该内部的时钟信号给内存芯片20a至20d与52a至52d。
如图1A中所见，当与图4中所示习用的模块追踪长度互相比较时，如图1中通过使用两个PLL单元而不是单一的PLL单元，其可降低各自的时钟追踪70的追踪长度。
为了可以清楚表示的目的，在本案较佳实施例中，图1A、图2A、图3A与图4中显示的所有的时钟追踪，由差动追踪所形成的一样的单一结束追踪(single ended traces)将由图1B、图2B与图3B的说明而更加清晰。
图2B为图1A的内存模块更详细的图标，在图2B中，时钟输入12a与12b以差动时钟输入显示。时钟输入12a与12b通过各自的第一传输线TL1而分别被连接至第一PLL单元60与第二PLL单元62。为了预防在各自的PLL单元的输入上的反射，各自的终止电阻器R1被连接在将时钟输入12a连接至第一PLL单元60与将时钟输入12b连接至第二PLL单元62的传输线的差动追踪之间，此等终止电阻器被提供在邻近各自的PLL单元。
每个PLL单元60与62包含一时钟输入CLKin、多个时钟输出CLKout、一反馈输入Fbin与一反馈输出FBout。各自的PLL时钟输入CLKin分别被连接至传输线TL1与TL2，用以接收分别实施至时钟输入12a与12b的一外部时钟信号。
每个PLL时钟输出CLKout通过各自的第二传输线TL2与第三传输线TL3而被连接至两个内存芯片。再一次说明，终止电阻器R1是为了预防反射而被提供。在一实际的应用中，第二传输线TL2的长度比第三传输线TL3的长度长了许多，因此，当考虑反射时，第三传输线TL3的长度可被忽略并且各自的终止电阻器R1可被提供在各自的分支点80之前，其中该分支点80是为终止线TL2划分为两个分开的线路TL3之处，而每个第三传输线TL3被连接至各自的内存芯片。
为了能清楚表示的目的，图1B仅显示有关于PLL单元60的一个PLL时钟输出至DRAM芯片20a与52a的连接，以及有关于PLL单元62的一个PLL时钟输出至DRAM芯片20a与52e的连接。对于习知领域的人士来说，其可以清楚的了解每个PLL单元包含一些PLL时钟输出，其适合用来提供到内存模块的所有内存芯片的连接，其中每个时钟输出以上述有关内存芯片20a、52a、20e与52e的方式而被连接至两个内存芯片。
如图1B中所示，当第二反馈回路66被连接在第二PLL单元62的反馈回路输出FBout与反馈回路输入Fbin之间时，第一反馈回路64被连接在PLL单元60的反馈回路输出Fbout与反馈回路输入Fbin之间。反馈回路64与66设计来显示在各自的PLL单元的反馈回路输出与反馈回路输入间的运转状态，其类似于在PLL单元的PLL时钟输出与内存芯片的时钟输入之间各自的时钟追踪的运转状态。直至最后，反馈回路被设计为具有类似于时钟追踪的结构，并且包含一各自的第四传输线TL4与一各自的终止电阻器R1。第四传输线可具有与在PLL单元及内存芯片之间的时钟追踪长度相同的线路长度。为了考虑两个内存芯片被连接至每个PLL时钟输出的事实，因而必须在反馈回路中提供另外的电容器C，此等电容器C，除了各自的PLL单元的反馈回路输入之外，还代表了各自的反馈回路“虚拟的”第二负载，使得时钟追踪的负载状况与反馈回路相等，并且反馈回路显示类似于时钟追踪的运转状态。
如习知领域中已知的，PLL单元60与62分别借助反馈回路输出Fbout而将内部时钟信号输出至反馈回路64与66，因此，其中一个正规的PLL时钟输出可被用来做为反馈回路输出，经由反馈回路所传输的内部时钟信号在反馈回路输入Fbin上被接收。PLL单元基于比较实施在PLL时钟输入CLKin的外部时钟信号与在反馈回路输入Fbin之内部时钟信号版本，来控制内部时钟信号的频率。更清楚的说，实施至PLL时钟输入的外部时钟信号的相位与在反馈回路上传输的内部时钟信号的相位被进行比较，且来自PLL时钟输出的内部时钟信号输出则被控制，如此，在理想的状况下，至内存模块上所有内存芯片的相移为零，并且，在理想的状况下，来自PLL时钟输入至内存芯片时钟输入的延迟为零。
根据图1A与图1B所示的实施例中，使用两个独立的PLL单元，而更清楚的说，每个PLL单元分别在电路板上具有自己的时钟输入12a与12b，与自己的反馈回路64与66。此种解决方式具有减少在PLL单元与内存芯片间的网络长度的优点，以及降低此等网络所占据面积的优点。然而，图1A中所显示的实施例中，两个分开的时钟输入被提供在电路板上。可选择地，一个单一的时钟输入可被提供在电路板上，其稍后将参考图3B来说明。此外，根据上述的实施例，每个个别的PLL芯片可具有相位误差，以及，在最差的状况下，在内存模块右边与左边部分间的相位误差将会是两倍。
图2A与图2B，其显示本案另一个实施例，在此实例中，两个PLL单元60与62共享一个反馈回路，此外，PLL单元60与62两者接被连接至模块电路板50b上相同的时钟输入12a。
如图2B中可见的，PLL单元60与62通过第一传输线的第一部分TL1a与第一传输线的第二部分TL1b而被连接到相同的电路板时钟输入12a。在此种情况中，终止电阻器R1被连接在第一部分TL1a与分支点92之间，该分支点92为第一部分TL1a分支为两个第二部分TL1b之处。共享的反馈回路90包含一共享反馈回路部分90a、一分支点94、一第一反馈回路分支90b与一第二反馈回路分支90c。共享反馈回路部分90a被连接至PLL单元60的反馈回路输出Fbout并且包含一传输线TL5与终止电阻器R1。在分支点，共享部分90a分支为第一反馈回路分支90b与第二反馈回路分支90c，其中第一反馈回路分支90b被连接至PLL单元60的反馈回路输入FBin，而第二反馈回路分支90c则被连接至PLL单元62的反馈回路输入FBin。每个反馈回路分支皆包含一传输线TL6。
如指示箭头100所指示，在特定的实施例中所示，反馈回路分支为共享反馈回路部分分支的数量对应于被连接至每个时钟输出CLKout的内存芯片的数量。此种状况对于将Fbout的负载设计为类似于CLKout的负载是非常有帮助的。
图2A与图2B中所显示的实施例移除了在PLL单元60与62间的静态相位偏移中的差异，至此部分，PLL单元60与62必须在电路板50b上设置为彼此互相接近，以为了保持类似于在PLL单元与内存芯片间的时钟追踪的反馈回路的网络结构。然而，当与图1A与图1B中所示的实施例相比较时，通过将PLL芯片彼此互相接近的设置方式，会增加所需要的线路长度。借助共享反馈回路的使用，PLL单元62并不需要分开的反馈回路输出，使得图2B中所示做为反馈回路输出的输出，可被以做为一正规的时钟输出而使用。
本案另一个利用共享反馈回路与提供降低的时钟追踪长度的实施例显示于图3A与图3B中。如图1中所示，PLL单元在电路芯片20a至20e之间以一种非对称的方式，彼此隔开而被设置。PLL单元60与62的时钟输入被连接至相同的电路板时钟输入12a，PLL单元60与62两者利用一共享反馈回路102，其中，由于PLL单元间的空间距离，PLL回路的结构不同于在PLL单元与内存芯片间的时钟追踪结构，关于此点于图3A中的线路104来表示。
如图3B中所示，PLL单元60与62的时钟输入，通过第一传输线的第一部分TL1a与各自的第一传输线的第二部分TL1b而被连接至共享电路板时钟数入12a。而终止电阻器则被连接在分支点92前的第一部分TL1a的差动线路间，传输线TL1a与TL1b的长度取决于模块电路板上PLL单元的位置而定。
共享反馈回路102包含一共享反馈回路部分10a、一分支点106、一第一反馈回路分支102b与一第二反馈回路分支102c。第一反馈回路分支102b与一第二反馈回路分支102c彼此是类似的。图3B组件的连接方式是类似于图2B中所描述的方式。然而，图3B的实例中，当与PLL单元及内存芯片间追踪的结构比较时，与每个PLL单元相关联的反馈回路则具有一不同的结构。与PLL单元60相关联的反馈回路为包含共享部分102a与第一分支102b的反馈回路；而与PLL单元62相关联的反馈回路为包含共享部分102与第二分支102c的反馈回路，因此，在图3中所示的实施例中，另外的组件必须被连接至反馈回路中，以获得一电的运转状态，其类似于在PLL单元与内存芯片间时钟追踪的电的运转状态。而在图3B所示的实施例中，此可通过将位于反馈回路的差动线路间的匹配电容器CM1与CM2并联连接至终止电阻器R1，在此实施例中，PLL单元的位置是以PLL至DRAM可能最短的路由为最好的方式。
并且，以上虽然未明确的描述，但清楚的是，对于每个实施例而言，在PLL单元与不同的内存芯片间各自的时钟追踪长度必须适合于最长时钟追踪的长度。再者，对于熟习此项技艺的人士而言可以明了的是，终止电阻器可被设置在其它或是另外的位置，以达到在防止反射方面所需要的性能。
附图中部件的符号说明
10 Circuit board  电路板
12 Edge connectors  边缘连接器
12a，12b Clock inputs  时钟输入
20a-20i Memory chips  内存芯片
22 PLL unit PLL  单元
24 PLL feedback loop  PLL反馈回路
26 Clock lines  时钟线
28 Memory chip clock input  内存芯片时钟输入
50a，50b，50c Module circuit boards  模块电路板
52a-52i Backside chips  后方芯片
60 First PLL unit  第一PLL单元
62 Second PLL unit  第二PLL单元
64 First feedback loop  第一反馈回路
66 Second feedback loop  第二反馈回路
70 Clock traces  时钟追踪
TL1  First transmission line  第一传输线
R1 Termination resistor  终止电阻器
CLKin PLL Clock input  PLL时钟输入
CLKout PLL Clock output PLL时钟输出
Fbin Feedback loop input  反馈回路输入
Fbout Feedback loop output  反馈回路输出
TL2 Second transmission line  第二传输线
TL3 Third transmission line  第三传输线
TL4 Fourth transmission line  第四传输线
80 Branching point  分支点
C Capacitor  电容器
90 Feedback loop  反馈回路
TL1a First portion of first transmission line  第一传输线的第一部分
TL1b Second portion of first transmission line  第一传输线的第二部分
92 Branching point  分支点
90a Common portion of feedback loop  反馈回路的共享部分
90b First feedback loop branch  第一反馈回路分支
90c Second feedback loop branch  第二反馈回路分支
94 Branching point  分支点
TL5，TL6 Transmission lines  传输线
100 Indication arrow  指示箭头
101 Shared feedback loop  共享反馈回路
104 Line  线路
102a Common feedback loop portion  共享反馈回路部分
102b First feedback loop branch  第一反馈回路分支
102c Second feedback loop branch  第二反馈回路分支
105 Branching point  分支点
106CM1，CM2 Matching capacitors  匹配电容器

Claims (7)

1.一种电路模块，其包含：
一电路板(50a、50b、50c)；
多电路单元(20a至20e、52a至52e)，其位于该电路板上；
至少一时钟输入(12a、12b)，其位于该电路板上，用以接收一外部时钟信号；
一第一锁相环单元(60)，其位于该电路板上，用以基于该外部时钟信号来提供一内部时钟信号给具有所述多电路单元的至少一电路单元的一第一组电路单元；以及
一第二锁相环单元(62)，其位于该电路板上，用以基于该外部时钟信号来提供一内部时钟信号给具有所述多电路单元的至少一电路单元的一第二组电路单元，
其中所述第二组电路单元的电路单元与所述第一组电路单元的电路单元不同。
2.如权利要求1所述的电路模块，其中该电路模块为一内存模块，且其中该电路单元为一内存芯片。
3.如权利要求1或2所述的电路模块，其中各该锁相环单元(60、62)具有一锁相环时钟输入(CLKin)，且其中该锁相环单元的该时钟输入被连接至该电路板(50a)上不同的时钟输入(12a、12b)。
4.如权利要求1或2所述的电路模块，其中各该锁相环单元(60、62)具有一锁相环时钟输入(CLKin)，且其中该锁相环单元的该锁相环时钟输入被连接至该电路板(50b、50c)上相同的时钟输入(12a)。
5.如权利要求1或2所述的电路模块，其中各该锁相环单元(60、62)与一反馈回路相关，该反馈回路被设计来显示一工作态样，其相应于在该锁相环单元(60、62)与其中一该电路单元之间时钟信号路径的工作态样，其中该内部时钟信号的频率基于在该锁相环单元(60、62)的锁相环时钟输入(CLKin)上所接收的该外部时钟信号与在该反馈路径上所传输的内部时钟信号的版本的比较而被控制。
6.如权利要求5所述的电路模块，其中该锁相环单元(60、62)两者共享一共享反馈回路，因为该反馈回路的一共享部分(90a；102a)被连接至该第一锁相环单元(60)的一反馈回路输出(Fbout)，而该共享部分(90a；102a)是分支为两个反馈路径分支(90b、90c；102b、102c)，其中该反馈路径分支(90b；102b)其中之一被连接至该第一锁相环单元(60)的一反馈路径输入(Fbin)，而他一该反馈路径分支(90c；102c)被连接至该第二锁相环单元(62)的一反馈路径输入(Fbin)。
7.如权利要求6所述的电路模块，其中该共享部分(90a；102a)分支为多反馈路径分支，而其中该多反馈路径分支的数量相当于连接至该锁相环单元(60、62)的其中一锁相环时钟输出(CLKout)的电路单元数量。
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