CN1237730C - 代码生成装置、半导体装置和接收装置 - Google Patents

Abstract

在一种用于生成一个代码的代码生成装置中，一个二进制数据生成电路生成用于标示n个连续二进制数中每隔(m+1)个数的第一二进制数据项，其中m≥1和n≥2。一个二进制数据推导电路从第一二进制数据项中的每一个中推导m+1个用于标示m+1个二进制数的二进制数据项，其中m+1个二进制数包括第一二进制数据项。一个第一处理电路对m+1个第二二进制数据项的相同部分完成预定公共操作，及一个第二处理电路对m+1个第二二进制数据项的不相同部分个别地完成预定操作，其中m+1个第二二选制数据项的不相同部分中的各相应位的状态是不相同的。一个结合电路将第一和第二处理电路的输出组合起来。

Description

代码生成装置、半导体装置和接收装置

技术领域

本发明涉及一种代码生成装置、一种半导体装置和一种接收装置。具体地，本发明涉及一种用于生成一种预定代码的代码生成装置，一种包括用于生成一种预定代码的代码生成装置的半导体装置，和一种用于生成一种预定代码的和使用预定代码将所接收信号解码的接收装置。

背景技术

在扩展频谱通信方法中，通过为每条通信信道使用不同扩展代码而在传输中完成扩展调制。在接收器侧，必须使用与发射机侧所用相同的扩展代码完成逆扩展。因此，必须检测扩展代码和在初始同步化中建立扩展代码的时序。

作为初始同步化的方法，已知有一种三阶段初始同步化方法。在三阶段初始同步化方法中，在第一阶段中建立芯片同步化，在第二阶段中确认扩展代码组和建立一个帧时序，及在第三阶段中确认扩展代码。

在第二和第三阶段中，在改进***性能中的挑战是在尽可能早的时间内确认多种类型的扩展代码。在使用匹配的滤波器的情况下，将一个接收的基带信号存储，检测所接收的基带信号与多个扩展代码的序列之间的相关关系，及完成检测扩展代码和建立扩展代码的时序

参照图8解释使用匹配的滤波器的传统初始同步化装置的电路结构。图8中的初始同步化装置包括一个代码生成电路10、一个串至并转换电路11、一个移位寄存器12、乘法器13-1至13-m和一个加法器14。初始同步化装置生成一个层次正交代码，并且计算和输出该层次正交代码与所接收基带信号之间的相关值。

代码生成电路10包括一个信道化代码号生成电路10a、一个加密代码号生成电路10b、一个信道化代码号生成电路10c、一个加密代码号生成电路10d和一个乘法器10e。代码生成电路10生成和输出一个扩展代码。

信道化代码号生成电路10a是一个固定地赋予每个用户的号码。

加密代码号生成电路10b是一个用于将一个金码指定为加密码的号码。

信道化代码生成电路10c生成一个对应于信道化代码生成电路10a的层次正交代码。

加密代码号生成电路10d生成一个对应于加密代码号10b的金码。

乘法器10e计算和输出从信道化代码生成电路10c输出的层次正交代码与从加密代码生成电路10d输出的金码之间的按位“异”逻辑和。

串至并转换电路11将一个从乘法器10e输出的(串)位信号转换为一个并行信号并且输出该并行信号。

移位寄存器12接收一个基带信号，按位将接收的基带信号移位、并且将移位的信号作为并行信号输出至乘法器13-1至13-m。

乘法器13-1至13-m计算和输出从串至并转换电路11输出的并行信号与从移位寄存器12输出的并行信号的按位乘积。

加法器14计算乘法器13-1至13-m的各输出的和，并且将该和作为“相关性输出”而输出。

其次参照图9解释图8中阐述的信道化代码生成电路10c的结构细节。如图9中所述，信道化代码生成电路10c包括一个代码相位生成电路20、AND门21至29、一个“异”门30和一个寄存器31。

代码相位生成电路20生成和输出作为代码相位的数据0至511。

AND门21至29计算和输出作为信道化代码号10a的层次正交代码号k与从代码相位生成电路20输出的代码相位n之间的按位逻辑乘积。

“异”门30计算和输出AND门21至29的各输出的“异”逻辑和。

寄存器31存储和输出从“异”门30输出的数据(作为层次正交代码C_k，n)的所有位。

其次，解释以上传统例子的操作，作为例子，以下解释时序同步化的操作。

信道化代码生成电路10c接收一个赋予每个用户的信道化代码号10a，及生成一个对应于信道化代码号10a的信道化代码。

因此，将构成层次正交代码号k的多个位作为信道化代码号分别提供给信道化代码生成电路10c中的AND门21至29。另一方面，代码相位生成电路20连续地生成作为代码相位的数据0至511，及构成代码相位数据的多个位被分别提供给AND门21至29。与此同时，提供给AND门21至29的代码相位数据的多个位按照与提供给AND门21至29的层次正交代码号k的多个位的顺序相反的顺序进行安排。

AND门21至29计算和输出作为信道化代码号生成电路10a的层次正交代码号k与从代码相位生成电路20输出的代码相位n之间的按位逻辑乘积。

“异”门30计算和输出AND门21至29的各输出的“异”逻辑和。

寄存器31存储从“异”门30输出的对应于代码相位0至511的位数据，并且输出这些位数据，作为层次正交代码。

另一方面，加密代码生成电路10d生成和输出一个对应于加密代码号生成电路10b的加密代码的金码。该金码基本上是一个通过将两个具有相同周期的M序列相加而获得的代码序列，并且具有一个对应于多个符号长度的代码长度，而信道化代码的代码长度是符号长度。

乘法器10e计算和输出从信道化代码生成电路10c输出的数据与从加密代码生成电路10d输出的数据的乘积。如上所述，加密代码的位长度大于信道化代码的位长度。因此信道化代码生成电路10c重复地输出相同的代码，及乘法器10e计算和输出按位“异”逻辑和，一个加密代码与被重复地输出的信道化代码的乘积。

串至并转换电路11在一个内置于串至并转换电路11的寄存器中存储从乘法器10e输出的串行数据，将这些串行数据转换为并行数据，并且将并行数据的各位分别输出至乘法器13-1至13-m。

移位寄存器12从左端接收一个基带信号，并且按位将接收的基带信号向右移位，此时移位寄存器12中的各位被分别输出至乘法器13至13-m。

乘法器13-1至13-m计算从移位寄存器12输出的基带信号与从串至并转换电路输出的扩展代码的按位乘积，并且将获得的结果输出至加法器14。

加法器14计算乘法器13-1至13-m的各输出的和，及将该和作为一个“相关性输出”输出。在从串至并转换电路11输出的扩展代码被固定和所接收的基带信号被连续地输入的情况下，完成时序同步化处理。在此情况下，相关性输出为最大时的时序被确定为同步化时序。

然而，在以上结构中，信道化代码生成电路10c需要很长时间来生成层次正交代码。能够通过将电路安排为多种形式以使各代码被并行地生成而减少处理时间。

图10是一个用于阐述由多个层次正交代码生成电路所组成的多结构的例子。图10中阐述的例子包括一个代码相位生成电路50、一个增量电路51、AND门61至69、一个“异”门70、AND门71至79、一个“异”门80和一个寄存器81。

代码相位生成电路50生成和输出0、2、...510(偶数)，作为代码相位数据。

增量电路51将从代码相位生成电路50输出的数据增量并且输出所增量的数据。

AND门61至69计算和控制从代码相位生成电路50输出的代码相位数据与层次正交代码号k的按位逻辑乘积。此时被提供给AND门61至69的代码相位生成电路50的输出的多个位被安排为与被提供给AND门61至69的层次正交代码号k的多个位的顺序相反的顺序。

AND门71至79计算和输出从增量电路51输出的代码相位数据与层次正交代码号k的按位逻辑乘积。此时被提供给AND门71至79的增量电路51输出的多个位被安排为与被提供给AND门71至79的层次正交代码号k的多个位的顺序相反的顺序。

从代码相位生成电路50输出的相位数据是偶数例如0、2...510，及由于从增量电路51输出的数据是通过将从代码相位生成电路50输出的数据增壹而生成的，因此从增量电路51输出的数据是奇数。因而，层次正交代码生成电路#1生成一个具有一个由偶数表示的代码相位的层次正交代码，及层次正交代码生成电路#2生成一个具有一个由奇数表示的代码相位的层次正交代码。此外，由于层次正交代码生成电路#1和#2并行地运行，因此用于代码生成所需处理时间只是图9结构中处理时间的一半。

然而，在图10中阐述的结构中，两个层次正交代码生成电路#1和#2是必须的。因此，该硬件结构是复杂的，而该复杂的硬件增加电路尺寸。因而也增加芯片尺寸。

发明内容

本发明是考虑到以上问题而提出的，及本发明的目的是提供一种代码生成装置，它具有小的芯片尺寸和能够高速地生成代码。

为达到以上目的，提供一种用于生成一个预定代码的代码生成装置。该代码生成装置包括：一个二进制数据生成电路，它生成从0至n的连续二进制数的每个第m+1个二进制数据项，其中m≥1和n≥2；一个二进制数据推导电路，它从一个由该二进制数据生成电路所生成的所述二进制数据项中的每一个所表示的一个二进制数推导出表示m+1个二进制数的m+1个二进制数据项，其中该m+1个二进制数包括由所述二进制数据项中的所述每一个所表示的二进制数；一个第一处理电路，它对所述m+1个二进制数据项的相同部分进行一种公共代码生成运算，其中该m+1个二进制数据项的相同部分中的相应位的状态是相同的；一个第二处理电路，它对所述m+1个二进制数据项的不相同的部分分别地进行代码生成运算，其中所述m+1个二进制数据项的不相同部分中的相应位的状态是不相同的；及一个结合电路，它把由所述第一处理电路和所述第二处理电路进行的运算的结果结合起来。

本发明还涉及一种包含用于生成预定代码的一个代码生成装置的半导体装置，生成一个预定代码和使用预定代码而将一个接收的信号解调的接收装置、用于生成一个预定代码的代码生成方法

结合用于通过例子阐述本发明的优选实施例的附图所作的以下说明将使本发明的以上和其它目的、特征和优点更为明显。

附图说明

附图中：

图1是用于解释本发明的操作原理的图；

图2是用于阐述本发明的一个实施例的结构例子的图；

图3是用于阐述图2中标示的信道化代码生成电路的结构例子的细节的图；

图4是解释用于定义一个层次正交代码的矩阵公式的图；

图5是用于解释根据矩阵公式生成的层次正交代码例子的图；

图6是用于阐述图3中阐述的信道化代码生成电路操作原理的图；

图7是用于阐述一个使用根据本发明的初始同步化装置的CDMA接收装置的结构例子的图；

图8是用于阐述一个传统初始同步化装置的结构例子的图。

图9是用于阐述图8中阐述的信道化代码生成电路的结构例子的细节的图；

图10是用于阐述图8中阐述的信道化代码生成电路的结构的另一个例子的细节的图；

具体实施方式

以下参照附图解释本发明的各实施例。图1是一个用于解释本发明的操作原理的图。如图1中所示，根据本发明的代码生成装置包括一个二进制数据生成电路1、一个二进制数据推导电路2、一个第一处理电路3、一个第二处理电路4和一个结合电路5。

二进制数据生成电路1对自0至n的连续二进制数每第m+1个数生成一个二进制数据项。

二进制数据推导电路2从一个由二进制数据生成电路1所生成的二进制数据项中的每一个所标示的二进制数中推导用于标示m+1个二进制数的m+1个二进制数据项，其中m+1个二进制数包括由二进制数据生成电路1所生成的二进制数。

第一处理电路3对m+1个二进制数据项的相同部分完成一个预定公共操作，其中m+1个二进制数据项的相同部分中的各相应位的状态是相同的。

第二处理电路4对m+1个二进制数据项的不相同部分个别地完成预定操作，其中m+1个二进制数据项的不相同部分中的各相应位的状态是不相同的。

结合电路5把由第一处理电路3和第二处理电路4进行操作的结果组合起来。

其次解释图1结构的操作。

二进制数据生成电路1对自0至n的连续二进制数每第(m+1)个数生成一个二进制数据项，其中m≥1和n≥2。例如，在n＝511的情况下，二进制数据生成电路1生成用于标示连续二进制数0至510中的交替数的数据项。也即，生成0、2、4、...510的二进制数据项D。

二进制数据推导电路2从一个由二进制数据生成电路1所生成的二进制数据项中的每一个所标示的二进制数中推导用于标示m+1个二进制数的m+1个二进制数据项，其中m+1个二进制数包括由二进制数据生成电路1所生成的二进制数。例如，二进制数据推导电路2从由二进制数据生成电路1所生成的0、2、4，...510中生成1、2、34、5、...510、511。

第一处理电路3对m+1个二进制数据项的相同部分完成一个预定公共操作，其中m+1个二进制数据项的相同部分中的各相应位的状态是相同的。例如，当二进制数据推导电路2从一个用于标示0(＝000000000)的二进制数据项中推导用于标示0和1(＝000000001)的数据项时，数据项的相同部分D_c(八位最高有效位(＝00000000)被输出至第一处理电路3，以及第一处理电路3对相同部分D_c完成预定处理，并且输出一个处理结果R1。

第二处理电路4对m+1个二进制数据项的不相同部分个别地完成预定操作，其中m+1个二进制数据项的不相同部分中的各相应位的状态是不相同的。例如，当从一个用于标示0(＝000000000)的二进制数据项中推导用于标示0和1(＝000000001)的数据项时，数据项的不相同部分D_d(最低有效位0和1)被输出至第二处理电路4，以及第二处理电路4分别对不相同部分D_d完成个别的预定操作，并且输出一个处理结果R2。

结合电路5将从第一处理电路3输出的计算结果R1和从第二处理电路4输出的计算结果R2结合起来，并且将所获得的结果作为所需代码加以输出。

如上所述，根据本发明，每当二进制数据生成电路1生成一个二进制数据项时，就有可能生成m+1个代码。因此，能够减少代码生成所需时间。

此外，根据本发明，第一处理电路3对m+1个二进制数据项的相同部分完成一个公共操作，其中组成该部分的各位的状态是相同的。因此有可能减少电路尺寸。

其次解释本发明的一个实施例。

图2是一个用于阐述与本发明实施例相关的结构例子的图。图2所显示的一个初始同步化装置的结构例子包括一个作为本发明实施例的代码生成装置。在图2中，与图8相同的元件分别具有与图8相同的参考数字。图2的结构与图8不同之处只在于信道化代码生成电路15。

如图2中所示，包括本发明实施例的该结构包括一个代码生成电路10’、一个串至并转换电路11、一个移位寄存器12、乘法器13-1至13-m和一个加法器14。图2的初始同步化装置生成一个层次正交代码，并且计算和输出层次正交代码与一个接收的基带信号之间的一个相关值。

代码生成电路10’包括一个信道化代码号生成电路10a、一个加密代码号生成电路10b一个信道化代码生成电路15，一个加密代码生成电路10d和一个乘法器10e。代码生成电路10’生成和输出一个扩展代码。

信道化代码号生成电路10a是一个固定地赋予每个用户的号码。

加密代码号生成电路10b是一个用于将一个金码指定为信道化代码的号码。

信道化代码生成电路15通过以下将解释的处理过程生成一个对应于信道化代码号10a的层次正交代码。

加密代码号生成电路10d生成一个对应于加密代码号10b的金码。

乘法器10e计算和输出从信道化代码生成电路15输出的层次正交代码与从加密代码生成电路10d输出的金码之间的按位“异”逻辑和。

串至并转换电路11将一个从乘法器10e输出的(串)位信号转换为一个并行信号并且输出该并行信号。

移位寄存器12接收一个基带信号，按位将接收的基带信号移位、并且将移位的结果作为并行信号输出至乘法器13-1至13-m。

乘法器13-1至13-m计算和输出从串至并转换电路11输出的并行信号与从移位寄存器12输出的并行信号的按位乘积。

加法器14计算乘法器13-1至13-m的各输出的和，并且将该和作为“相关性输出”而输出。

其次参照图3解释图2中的信道化代码生成电路15的结构细节。如图3中所述，信道化代码生成电路15包括一个代码相位生成电路100、AND门101至110、“异”门111至113和一个寄存器114。

代码相位生成电路100生成和输出作为代码相位的用于标示数据0至510的数据项中的交替项。

AND门101计算和输出层次化正交代码号k的MSB与从代码相位生成电路100输出的代码相位数据的LSB之间的逻辑乘积。

AND门102计算和输出层次化正交代码号k的MSB与从代码相位生成电路100输出的代码相位数据的LSB的反相值之间的逻辑乘积。

AND门103至109计算和输出层次正交代码号k的第二至第八最高有效位与代码相位数据的的第八至第二最高有效位之间的按位逻辑乘积。

AND门110计算和输出层次化正交代码号k的LSB与代码相位数据的MSB之间的逻辑乘积。

“异”门111计算和输出AND门103至110的各输出的“异”逻辑和。

“异”门112计算和输出AND门101的输出和“异”电路111的输出的“异”逻辑和。

“异”门113计算和输出AND门102的输出和“异”电路111的输出的“异”逻辑和。

寄存器114存储作为计算结果的从“异”门112和113输出的(9位)数据并且将所存数据作为层次正交代码加以输出。

其次解释实施例的以上结构的操作。作为例子，以下解释时序同步化的操作。

信道化代码生成电路15接收一个赋予每个用户的信道化代码号10a，及生成一个对应于信道化代码号10a的信道化代码。信道化代码生成电路15通过以下将解释的处理过程生成一个层次正交代码。

此时，根据图4中标示的矩阵公式生成层次正交代码，其中n≥0。图5显示根据图4中标示的矩阵公式而对应于值n和各层次正交代码号所分别生成的扩展代码树。如图5中所示，当n＝3时，生成八个对应于层次正交代码号0至7(以十进制表示)的层次正交代码。在图4中，扩展因数(SFs)是n+1。

传统上，为高速地生成以上层次正交代码，该电路例如被安排为多个形式，如图6中所阐述的，并且并行地处理这些数据。然而，多个形式的安排将增加电路尺寸。因此，在本发明中，图6中用虚线圈出的部分(即由AND门62至69所组成的部分和由AND门72至79所组成的部分)被一个公共电路所替代，及其它部分(由AND门61所组成的部分和由AND门71所组成的部分，被个别址安排，用此能够增加处理速度而不增加电路尺寸。

回来参照图3，作为信道化代码号的层次正交代码号k被提供给信道化代码生成电路15中的AND门101至110。另一方面，由代码相位生成电路100生成作为代码相位的用于标示连续数0至510的交替项的数据项，并且提供给AND门101至110。此时被提供给AND门101至110的代码相位数据的多个位被安排为与被提供给AND门101至110的层次正交代码号k的多个位的顺序相反的顺序。

AND门103至109计算和输出层次正交代码号k的第二至第八最高有效位与代码相位数据的第八至第二最高有效位之间的按位逻辑乘积。AND门110计算和输出层次化正交代码号k的LSB与代码相位数据的MSB之间的逻辑乘积。

另一方面，AND门101计算和输出层次化正交代码号k的MSB与从代码相位生成电路100输出的代码相位数据的LSB之间的逻辑乘积，及AND门102计算和输出层次化正交代码号k的MSB与从代码相位生成电路100输出的代码相位数据的LSB的反相值之间的逻辑乘积。

即，AND门103至110对代码相位数据项的交替序列的相同部分完成计算处理，其中各相应位的状态是相同的，及AND门101和102对代码相位数据项的交替序列的其它部分(LSB)完成计算处理，其中各相应位的状态是不同的。

“异”门111计算和输出AND门103至110的各输出的一个“异”逻辑和，即对应于代码相位数据项的交替序列的相同部分的一个“异”逻辑和。

“异”门112计算和输出AND门101和“异”电路111的各输出的“异”逻辑和。因此，“异”门112输出对应于代码相位数中的偶数项的代码。另一方面，“异”门113计算和输出AND门102和“异”电路111的各输出的“异”逻辑和。因此，“异”门113输出对应于代码相位数中的奇数项的代码。

寄存器114把从“异”门112和113输出的数据分别存入对应于“异”门112和113的区域中。

以上处理过程被重复，直至代码相位生成电路100停止生成代码相位。因此生成八位层次正交代码。

另一方面，加密代码号生成电路10d生成和输出一个作为对应于加密代码号生成电路10b的加密代码的金码。该金码基本上是一个通过将两个具有相同周期的M序列相加而获得的代码序列，并且具有一个对应于多个符号长度的代码长度，而信道化代码的代码长度是符号长度。

乘法器10e计算和输出从信道化代码生成电路15输出的数据与从加密代码生成电路10d输出的数据之间的乘积。如上所述，加密代码的位长度大于信道化代码的位长度。因此信道化代码生成电路15重复地输出相同的代码，及乘法器10e计算加密代码和被重复地输出的信道化代码之间的乘积。

串至并转换电路11将一个从乘法器10e输出的串行信号存于一个内置于串至并转换电路11内的寄存器中，并且将串行数据转换为一个并行数据并且分别将并行数据的各位输出至乘法器13-1至13-m。

移位寄存器12从左端接收一个基带信号，及按位将接收的基带信号向右移位。此时移位寄存器12的各位被分别输出至乘法器13-1至13-m。

乘法器13-1至13-m计算从移位寄存器12输出的基带信号与从串至并转换电路11输出的扩展代码的按位乘积，并且将所获得的结果输出至加法器14。

加法器14计算乘法器13-1至13-m的各输出的和，并且将该和作为“相关性输出”而输出。在从串至并转换电路11输出的扩展代码被固定和所接收的基带信号被连续地输入的情况下，完成时序同步化处理。在此情况下，相关性输出为最大时的时序被确定为同步化时序

在以上所述的实施例中，有可能高速地生成层次正交代码而不增加电路尺寸。

此外，与图10中阐述的传统例子相比较，以上实施例的电路中的功率消耗能够被减少。

其次，参照图7解释使用根据本发明的初始同步化装置的CDMA接收装置(或CDMA通信装置)。

如图7中所示，图7的CDMA接收器包括一个接收器天线201，一个高频信号处理单元202，一个A/D(模数)转换单元203、一个数据解调单元204、一个数据解码单元205、一个编码解码器单元206、一个初始同步化电路207、一个时钟生成单元208和一个时序控制单元209。

接收器天线201捕获从一个基站发送的电磁波。

高频信号处理单元202以预定频率完成以上电磁波的滤波和放大。

A/D转换单元203将从高频信号处理单元202输出的一个模拟信号转换为一个数字信号。

数据解调单元204把从A/D转换单元203输出的解调数字信号进行解调。数据解码单元205将由逆扩展操作所解调的信号加以校正和解码。

编码解码器单元206把由数据解码单元205解调的信号转换为声音。

初始同步化电路207在开始与一个基站通信之前达到同步

时钟生成单元208生成一个时钟信号并且将该时钟信号提供给初始同步号电路207。

时序控制单元209控制初始同步化电路207。

以下，解释以上实施例的操作。

A/D转换单元203提供一个接收的基带信号至初始同步化电路207，其中该接收的基带信号是一个扩展调制数字信号。另一方面，一个从时钟生成单元208输出的时钟信号被提供给初始同步号电路207时序控制单元209控制逆扩展等的时序。初始同步化电路207完成从A/D转换单元203提供的所接收基带信号的逆扩展的计算，并且将逆扩展计算的结果提供给数据解调单元204作为同步化达到的结果。数据解调单元204根据从初始同步化电路207提供的逆扩展计算结果而将数据解调，并且将解调的数据提供给数据解码单元205。

初始同步化电路207具有与图2中所阐述的电路相同的结构，并且能够并行地、连续地和周期地生成扩展代码序列。因此能够快速地达到初始同步化。也即，使用根据本发明的初始同步化装置的CDMA接收器能够快速地达到初始同步化。

此外，有可能提供以上所述实施例中解释的初始同步化装置中的一个、或者在基站设备中的无线接收器中、或者是一个用于完成根据CDMA方法的移动无线通信的移动装置，以及其他通信终端。在这些情况下，本发明也能有效地快速达到初始同步化。

此外，有可能在一个半导体装置中实现图3中阐述的信道化代码生成电路15或图8中阐述的CDMA接收器。

以上由框图标示的实施例只是一个例子，而本发明不限于以上实施例。

如上所述，根据本发明提供一种用于生成一个预定代码的代码生成装置。该代码生成装置包括：一个二进制数据生成电路，它对自0至n的连续二进制数每第(m+1)个数生成一个二进制数据项，其中m≥1和n≥2；一个二进制数据推导电路，它从一个由二进制数据生成电路所生成的二进制数据项中的每一个所标示的二进制数中推导m+1个用于标示m+1个二进制数的二进制数据项，其中m+1个二进制数包括由二进制数据项所标示的二进制数；一个第一处理电路，它对m+1个二进制数据项的相同部分完成一个预定公共操作，其中m+1个二进制数据项的相同部分中的各相应位的状态是相同的；一个第二处理电路，它对m+1个二进制数据项的不相同部分个别地完成预定操作，其中m+1个二进制数据项的不相同部分中的各相应位的状态是不相同的；以及一个结合电路，它把由第一处理电路和第二处理电路进行操作的结果组合起来。因此，与个别地提供处理电路的情况相比较，能够减少电路尺寸。此外，由于能够并行地完成多于一个的计算过程，能够以高速生成代码。

还有，根据本发明，提供了一种包含一个用于生成预定代码的代码生成装置的半导体装置。该半导体装置包括：一个二进制数据生成电路，它对自0至n的连续二进制数每第(m+1)个数生成一个二进制数据项，其中m≥1和n≥2；一个二进制数据推导电路，它从一个由二进制数据生成电路所生成的二进制数据项中的每一个所标示的二进制数中推导m+1个用于标示m+1个二进制数的二进制数据项，其中m+1个二进制数包括由二进制数据项所标示的二进制数；一个第一处理电路，它对m+1个二进制数据项的相同部分完成一个预定公共操作，其中m+1个二进制数据项的相同部分中的各相应位的状态是相同的；一个第二处理电路，它对m+1个二进制数据项的不相同部分个别地完成预定操作，其中m+1个二进制数据项的不相同部分中的各相应位的状态是不相同的；以及一个结合电路，它把由第一处理电路和第二处理电路进行操作的结果组合起来。因此，能够高速地生成代而不增加半导体装置中的电路尺寸。此外，能够减少功率消耗。

此外，根据本发明，提供了一种使用预定代码而生成一个预定代码和将一个接收的信号解调的接收器装置。该接收装置包括：一个二进制数据生成电路，它对自0至n的连续二进制数每第(m+1)个数生成一个二进制数据项，其中m≥1和n≥2；一个二进制数据推导电路，它从一个由二进制数据生成电路所生成的二进制数据项中的每一个所标示的二进制数中推导m+1个用于标示m+1个二进制数的二进制数据项，其中m+1个二进制数包括由二进制数据项所标示的二进制数；一个第一处理电路，它对m+1个二进制数据项的相同部分完成一个预定公共操作，其中m+1个二进制数据项的相同部分中的各相应位的状态是相同的；一个第二处理电路，它对m+1个二进制数据项的不相同部分个别地完成预定操作，其中m+1个二进制数据项的不相同部分中的各相应位的状态是不相同的；以及一个结合电路，它把由第一处理电路和第二处理电路进行操作的结果组合起来。因此，能够在信号接收期间在短期内完成初始同步化的操作而不增加接收装置的电路尺寸。

以上描述只是为了说明本发明的原理。此外，由于业内人员很容易做出多种修改和变动，因而本发明不应被限制于所显示和所描述的结构和应用，因此，所有合适的修改及其等效内容被认为是在所附权利要求书及其等效内容的范围之内。

Claims (9)

1.一种用于生成一个预定代码的代码生成装置，包括：

一个二进制数据生成电路，它生成从0至n的连续二进制数的每个第m+1个二进制数据项，其中m≥1和n≥2；

一个二进制数据推导电路，它从一个由该二进制数据生成电路所生成的所述二进制数据项中的每一个所表示的一个二进制数推导出表示m+1个二进制数的m+1个二进制数据项，其中该m+1个二进制数包括由所述二进制数据项中的所述每一个所表示的二进制数；

一个第一处理电路，它对所述m+1个二进制数据项的相同部分进行一种公共代码生成运算，其中该m+1个二进制数据项的相同部分中的相应位的状态是相同的；

一个第二处理电路，它对所述m+1个二进制数据项的不相同的部分分别地进行代码生成运算，其中所述m+1个二进制数据项的不相同部分中的相应位的状态是不相同的；及

一个结合电路，它把由所述第一处理电路和所述第二处理电路进行的运算的结果结合起来。

2.根据权利要求1的代码生成装置，其中所述二进制数据推导电路通过对构成由二进制数据生成电路所生成的每一个所述二进制数据项的一个预定位或一组预定位进行运算而推导m+1个二进制数据项。

3.根据权利要求2的代码生成装置，其中所述第一处理电路对除所述预定位或所述一组预定位以外的所述每一个二进制数据项完成所述第一代码生成运算，及所述第二处理电路对所述二进制数据项的所述预定位或所述一组预定位个别地完成所述第二代码生成运算中的一个运算。

4.根据权利要求1的代码生成装置，其中所述预定代码是一个层次正交代码，

所述第一处理电路计算由该二进制数据生成电路所生成的所述二进制数据项中的每一个的第一部分与对应于所述二进制数据项中的所述每一个的第一部分的层次正交代码号的一部分之间的至少一个第一按位逻辑乘积，并且计算和输出所述至少一个第一按位逻辑乘积的第一“异”逻辑和，其中所述二进制数据推导电路对构成所述二进制数据项中的所述每一个的所述第一部分的一位或一组位不进行运算

所述第二处理电路计算由该二进制数据生成电路所生成的所述二进制数据项中的所述每一个的第二部分与对应于所述二进制数据项中的所述每一个的第二部分的所述层次正交代码号的一部分之间的至少一个第二按位逻辑乘积，并且计算和输出所述至少一个第二按位逻辑乘积的第二“异”逻辑和，其中所述二进制数据推导电路对构成所述二进制数据项中的所述每一个的所述第二部分的一位或一组位完成运算，及

所述结合电路输出所述第一和所述第二“异”逻辑和的“异”逻辑和。

5.一种包含用于生成预定代码的一个代码生成装置的半导体装置，包括：

一个二进制数据生成电路，它生成从0至n的连续二进制数的每个第m+1个二进制数据项，其中m≥1和n≥2；

一个二进制数据推导电路，它从一个由该二进制数据生成电路所生成的所述二进制数据项中的每一个所表示的一个二进制数推导出表示m+1个二进制数的m+1个二进制数据项，其中该m+1个二进制数包括由所述二进制数据项中的所述每一个所表示的二进制数；

一个第一处理电路，它对所述m+1个二进制数据项的相同部分进行一种公共代码生成运算，其中该m+1个二进制数据项的相同部分中的相应位的状态是相同的；

一个第二处理电路，它对所述m+1个二进制数据项的不相同的部分分别地进行代码生成运算，其中所述m+1个二进制数据项的不相同部分中的相应位的状态是不相同的；及

一个结合电路，它把由所述第一处理电路和所述第二处理电路进行的运算的结果结合起来。

6.一种生成一个预定代码和使用该预定代码而将一个接收的信号解调的接收装置，包括：

一个二进制数据生成电路，它生成从0至n的连续二进制数的每个第m+1个二进制数据项，其中m≥1和n≥2；

一个二进制数据推导电路，它从一个由该二进制数据生成电路所生成的所述二进制数据项中的每一个所表示的一个二进制数推导出表示m+1个二进制数的m+1个二进制数据项，其中该m+1个二进制数包括由所述二进制数据项中的所述每一个所表示的二进制数；

一个第一处理电路，它对所述m+1个二进制数据项的相同部分进行一种公共代码生成运算，其中该m+1个二进制数据项的相同部分中的相应位的状态是相同的；

一个第二处理电路，它对所述m+1个二进制数据项的不相同的部分分别地进行代码生成运算，其中所述m+1个二进制数据项的不相同部分中的相应位的状态是不相同的；及

一个结合电路，它把由所述第一处理电路和所述第二处理电路进行的运算的结果结合起来。

7.一种用于生成一个预定代码的代码生成方法，包括如下步骤：

(a)生成从0至n的连续二进制数每个第m+1个二进制数据项，其中m≥1和n≥2；

(b)从一个由所述生成步骤(a)所生成的所述二进制数据项中的每一个所表示的一个二进制数导出表示m+1个二进制数的m+1个二进制数据项，其中该m+1个二进制数包括由所述二进制数据项中的所述每一个所表示的二进制数；

(c)执行第一代码生成运算：对所述m+1个二进制数据项的相同部分进行一种代码生成运算，其中该m+1个二进制数据项的相同部分中的相应位的状态是相同的；

(d)执行第一代码生成运算：对所述m+1个二进制数据项的不相同的部分进行多个代码生成运算，其中所述m+1个二进制数据项的不相同部分中的相应位的状态是不相同的；及

(e)把由所述处理步骤(c)和(d)进行的运算的结果结合起来。

8.根据权利要求7的代码生成方法，其中所述处理步骤(c)对除所述预定位或一组预定位以外的所述二进制数据项中的所述每一个进行所述第一代码生成运算且所述步骤(d)对所述二进制数据项中的所述每一个的所述预定位或所述一组预定位完成所述第二代码生成运算中的一个运算。

9.根据权利要求8的代码生成方法，其中所述预定代码是一个层次正交代码，

所述处理步骤(c)计算由所述生成步骤(a)所生成的所述二进制数据项中的每一个的第一部分与对应于所述二进制数据项中的所述每一个的第一部分的第一层次正交代码号的一部分之间的至少一个第一按位逻辑乘积，并且计算和输出所述至少一个第一按位逻辑乘积的第一“异”逻辑和，其中所述导出步骤(b)对构成所述二进制数据项中的所述每一个的所述第一部分的一位或一组位不进行运算。

所述处理步骤(d)计算由所述生成步骤(a)所生成的所述二进制数据项中的所述每一个的第二部分与对应于所述二进制数据项中的所述每一个的第二部分的所述层次正交代码号的一部分之间的至少一个第二按位逻辑乘积，并且计算和输出所述至少一个第二按位逻辑乘积的第二“异”逻辑和，其中所述导出步骤(b)对构成所述二进制数据项中的所述每一个的所述第二部分的一位或一组位进行运算，且

所述结合步骤(e)输出所述第一和所述第二“异”逻辑和的“异”逻辑和。

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