CN1231961C - 去除高密度等离子体介电层缺陷的方法 - Google Patents

Abstract

一种去除高密度等离子体介电层缺陷的方法，在形成高密度等离子体介电层之前，先在半导体基底上形成一层高温氧化硅(HTO)层以作为缓冲层，利用高温氧化硅层可去除氮化硅顶盖层与高密度等离子体介电层之间的缺陷，缓和两者之间的应力，并且可降低位线的泄漏电流。

Description

去除高密度等离子体介电层缺陷的方法

技术领域

本发明是关于一种半导体存储元件的制造方法，且特别是关于一种去除高密度等离子体介电层缺陷的方法。

背景技术

当计算机微处理器愈发快速，则计算机软件所进行的数据计算量将更加庞大，自然内存的需求也就更高了。随机存取内存(RAM)的组件早已在计算机中广泛的应用，但其数据会随着电源供应的中断而消除，因而也称作易失性内存；另外一种称作非易失性内存的组件则因其数据不会因为电源供应的中断而消失，而可应用在其它不同的场合，例如掩膜只读存储器(Mask ROM)、可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)等。

另外有一种非易失性内存称作快擦写存储器(flash memory)，其结构和EEPROM类似，但其存储单元抹除机构和EEPROM不尽相同，因此体积要比EEPROM小得多。同时其数据的抹除时间约为1或2秒，也比EPROM用紫外光照射的大约20分钟要快得多。由于价格因素，快擦写存储器大部分应用在较小型的电子产品如笔记本型计算机和个人数字助理等，同时也可用于例如计算机中的BIOS内存，以便数据可随时更新。

传统上具有堆栈结构的快擦写存储单元具有双层或三层的多晶硅结构，通常最下层的多晶硅层即做为浮置栅极(floating gate)，而第二层多晶硅层则做为控制栅极(control gate)，其即为字线，经由控制栅极的电压控制可对快擦写存储单元进行数据的写入和删除的动作，至于三层多晶硅结构则多了一层选择性栅极(select gate)。

在制作快擦写存储单元的过程中，一般先在半导体基底上依序形成氧化硅层、多晶硅层与氮化硅层。利用光刻、蚀刻技术将这些层图案化，并定义成多条平行的栅极堆栈层，然后在这些栅极堆栈层之间填入高密度等离子体(HDP)氧化硅层，作为栅极堆栈层之间的绝缘层。然后利用湿式回蚀刻，去除部分HDP氧化硅层，直到暴露出氮化硅层，之后再去除氮化硅层。接着进行后续步骤并且制作第二层的字线控制栅极。

在形成HDP氧化硅层时，由于氮化硅层材料本身具有高应力的特性，使HDP氧化硅层与氮化硅层之间容易产生破裂crack)现象。此外，在利用湿式回蚀刻去除HDP氧化硅层，直到暴露出氮化硅层，以及利用湿式蚀刻去除氮化硅层时，由于蚀刻溶液会沿着HDP氧化硅层与氮化硅层之间的隙缝，侵蚀到底下的多晶硅层，甚至侵入到埋入位线区域的基底表面，在后续形成字线控制栅极时，部分多晶硅在此隙缝中沉积，造成部分浮置栅极与埋入位线之间形成短路，使得内存在操作时，部分在浮置栅极的偶合电荷从埋入位线漏失，因而导致位线泄漏电流，致使内存无法正常储存电荷，使储存数据流失。

上述的发明背景中，氮化硅层与HDP氧化硅层之间的应力过高，而且在HDP氧化硅层回蚀刻以及去除氮化硅层的过程中，两者之间容易产生隙缝，造成储存电荷流失，形成泄漏电流。

发明内容

为了克服现有技术的不足，本发明的目的在于提供一种去除高密度等离子体介电层缺陷的方法，在形成高密度等离子体介电层之前，先形成一层薄的高温氧化硅层，一方面可降低高密度等离子体介电层与氮化硅层之间的应力，另一方面亦可对栅极堆栈层的侧壁形成保护，避免侧壁在后续的蚀刻过程中形成隙缝，造成缺陷。

为了达到上述目的，本发明提供了一种去除高密度等离子体介电层缺陷的方法，适用于一半导体基底，该半导体基底上形成有一栅极堆栈层，且该栅极堆栈层具有一氮化硅顶盖层，此方法至少包括下列步骤。在半导体基底上共形地形成一高温氧化硅层，并且覆盖栅极堆栈层。接着在高温氧化硅层上形成一高密度等离子体介电层。

本发明还提供一种半导体存储元件的制造方法，至少包括下列步骤。首先在一半导体基底上形成多条栅极堆栈层，每一栅极堆栈层的最上层均具有一氮化硅层。然后在栅极堆栈层的两侧的半导体基底中形成多条埋入位线。之后在半导体基底上共形地形成一高温氧化硅层，覆盖栅极堆栈层及埋入位线。接着在高温氧化硅层上形成一高密度等离子体介电层。

本发明亦提供一种半导体存储元件的制造方法，至少包括下列步骤。在一半导体基底上依序形成一栅极氧化层、一多晶硅层与一氮化硅层，接着图案化氮化硅层、多晶硅层与栅极氧化层，以形成多条栅极堆栈层。然后在栅极堆栈层的两侧的半导体基底中形成多条埋入位线。之后在半导体基底上共形地形成一高温氧化硅层，覆盖栅极堆栈层及埋入位线。接着在高温氧化硅层上形成一高密度等离子体氧化硅层，之后去除部分高密度等离子体氧化硅层，直到暴露出该氮化硅层，然后再去除氮化硅层。

本发明的优点是：本发明由于在形成高密度等离子体介电层之前，先形成一层薄的高温氧化硅层，作为缓冲层，因此，可降低高密度等离子体氧化硅层与氮化硅层之间的应力，同时可对栅极堆栈层的侧壁形成保护，避免侧壁因为蚀刻剂的侵蚀形成缺陷因而造成位线泄漏电流的问题发生。

附图说明

下面结合附图及实施例对本发明进行详细说明：

图1A-1F为本发明的较佳实施例的制造方法的剖面示意图。

图中符号说明：

100 半导体基底          110 隔离结构

120 栅极堆栈层          122 栅极氧化层

124 多晶硅层            126 氮化硅层

128 源极/漏极区         130 高温氧化硅层

132、132a HDP介电层     134 多晶硅层

具体实施方式

本发明提供一种去除高密度等离子体介电层缺陷的方法，在形成高密度等离子体(High Density Plasma，HDP)介电层之前，先形成一层薄的高温氧化硅(HTO)层，降低HDP介电层与氮化硅层之间的应力，同时亦可对栅极堆栈层的侧壁形成保护，避免侧壁在后续的蚀刻过程中因为蚀刻剂的侵蚀而形成缺陷，因而在此处形成位线泄漏电流。

图1A-1F是绘示本发明一较佳实施例的制造方法的剖面示意图。请参照图1A，首先提供一半导体基底100，例如是具有<100>晶格排列的P型硅基底。接着在基底100中制作隔离结构110，规划出每个存储单元的激活区(active region)，隔离结构110比如是以区域氧化法(LOCOS)形成的场氧化层，且较佳是浅沟槽隔离(STI)结构。

接着在基底100上依序形成栅极氧化层122、第一多晶硅层124以及氮化硅层126。栅极氧化层122例如可以利用热氧化技术形成，所形成的厚度约为30-150埃左右，第一多晶硅层124可以利用低压化学气相沉积(LPCVD)在600-650℃左右形成，所形成的厚度约在500-1500埃左右，并且多晶硅层124亦可以是(doped)多晶硅层，氮化硅层126亦可以利用化学气相沉积形成，所形成的厚度约在1100-2400埃左右，作为顶盖层。然后利用传统的光刻及蚀刻技术，定义出所需的图案，去除不需要的部分，图案化氮化硅层126、第一多晶硅层124与栅极氧化层122，藉以形成多条平行的线形栅极堆栈层120，如图1A中所示。

请参照图1B，接着在栅极堆栈层120两侧的基底100中形成与栅极堆栈层120平行的埋入位线128，利用栅极堆栈层120作为掩膜，例如以离子注入技术对基底100进行掺杂，在栅极堆栈层120的两侧形成埋入位线128，所掺杂的离子包括P型离子如硼(B)或是氟化硼(BF₂)离子等，或是N型离子如磷(P)、砷(As)等。此外，亦可以使用浸入式等离子体离子注入(Plasma Immersion Ion Implantation，PIII)技术进行离子注入，以形成浅接合的埋入位线。

请参照图1C，在基底100表面上共形地(conformal)形成一层薄的高温氧化硅(HTO)层130，HTO层130会随基底100的表面轮廓高低起伏，并且覆盖栅极堆栈层120以及埋入位线128的表面。本发明的HTO层130并非传统利用热回火工艺所形成的热氧化硅层，传统的热氧化硅层是通过氧化表面硅层而形成，必须消耗基底100表面的硅层，而且不可避免地在氧化硅层的边缘会形成鸟嘴轮廓(Bird’s beak)，尤其在栅极氧化层122边缘所形成的鸟嘴轮廓会严重地影响到栅极的门限电压(threshold voltage)，因而改变内存的操作性能。相反地，本发明的HTO层130是利用高温的低压化学气相沉积(LPCVD)技术所形成，所形成的HTO层130完全没有传统鸟嘴轮廓的问题，而且其可均匀地覆盖栅极堆栈层120与基底100表面，并且形成良好的附着。HTO层130可以在温度约600-1000℃之间，且较佳是750-800℃之间，利用硅烷系(比如SiH₄)与氧(O₂)为反应剂来形成，当然亦可以利用其它系的反应剂形成本发明的HTO层130，所形成的厚度约在30-200埃之间。

请参照图1D，接着在基底100上形成高密度等离子体(HDP)介电层132，覆盖整个基底100表面，并且填入栅极堆栈层120之间。HDP介电层132是利用高密度等离子体化学气相沉积(HDP-CVD)技术所形成，所形成的厚度约为1500-3500埃左右，且较佳是高密度等离子体(HDP)氧化硅层。在栅极堆栈层120顶端的氮化硅顶盖层126由于本身材质的特性，具有极高的应力，加上HDP介电层132为致密的结构，倘若HDP介电层132直接形成在氮化硅层126上，则容易形成缺陷，并且因为氮化硅层126的应力而剥离。本发明在基底100以与栅极堆栈层120上形成一层薄的HTO层130，覆盖栅极堆栈层120的顶部及侧壁，可作为缓冲层，缓和氮化硅层126与HDP介电层132之间的应力，避免剥离现象产生。

请参照图1E，以湿式回蚀刻去除部分HDP介电层132，利用时间控制模式，直到暴露出氮化硅层126，而形成HDP介电层132a，剩下的HDP介电层132a的厚度略大于第一多晶硅层124的厚度，大约为500-2000埃。然后以湿式蚀刻技术去除氮化硅层126，比如氢氟酸(HF)溶液为蚀刻剂达到去除氮化硅层126的目的。

由于本发明先前已经在栅极堆栈层120的侧壁形成HTO层130，因此在HDP介电层132的湿式回蚀刻工艺以及氮化硅层126的湿式蚀刻工艺进行时，栅极堆栈层120的侧壁可以受到HTO层130的保护，如图中圆圈127所示，可以有效地阻挡蚀刻剂的侵入，可避免侧壁位置的氮化硅层126与HDP介电层132a之间形成隙缝，因而导致位线泄漏电流的问题。

请参照图1F，接着在基底100上形成一层第二多晶硅层134，覆盖整个基底100的表面，然后利用传统的光刻及蚀刻技术去除部分第二多晶硅层134，仅在第一多晶硅层124以及周缘的HDP介电层132a上留下所需的部分，藉以延伸第一多晶硅层124的面积，增加浮置栅极与控制栅极之间的电容偶合。由于本发明形成HTO层130保护栅极堆栈层120的侧壁，如图1E所示，因此栅极堆栈层120与HDP介电层132a之间不会有缺陷产生，而第二多晶硅层134亦不会填入栅极堆栈层120与HDP介电层132a之间，所以不会有位线泄漏电流的问题发生。

如本领域技术人员所了解的，以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在本发明专利的保护范围内。

Claims (15)

1.一种半导体存储元件的制造方法，该方法至少包括下列步骤：

在一半导体基底上形成至少一条栅极堆栈层，该栅极堆栈层的最上层均具有一氮化硅层；

在该栅极堆栈层的两侧的该半导体基底中形成埋入位线；

在该半导体基底上共形地形成一高温氧化硅层，覆盖该栅极堆栈层及该些埋入位线；以及

在该高温氧化硅层上形成一高密度等离子体介电层。

2.根据权利要求1所述的方法，其特征在于：形成这些栅极堆栈层包括下列步骤：

在该半导体基底上依序形成一栅极氧化层、一多晶硅层与一氮化硅层；

在该氮化硅层上形成一图案化光阻层；

以该图案化光阻层为掩膜，蚀刻该氮化硅层、该多晶硅层与该栅极氧化层，借以图案化该氮化硅层、该多晶硅层与该栅极氧化层，而形成该栅极堆栈层。

3.根据权利要求1所述的方法，其特征在于：形成这些埋入位线的方法包括离子注入法。

4.根据权利要求1所述的方法，其特征在于：该高温氧化硅层是利用低压化学气相沉积法形成。

5.根据权利要求4所述的方法，其特征在于：形成该高温氧化硅层的温度约在600-1000℃之间。

6.根据权利要求1所述的方法，其特征在于：该高密度等离子体介电层是利用高密度等离子体化学气相沉积法形成。

7.根据权利要求1所述的方法，其特征在于：该高密度等离子体介电层包括高密度等离子体氧化硅层。

8.一种半导体存储元件的制造方法，该方法至少包括下列步骤：

在一半导体基底上依序形成一栅极氧化层、一多晶硅层与一氮化硅层；

图案化该氮化硅层、该多晶硅层与该栅极氧化层，以形成多条栅极堆栈层；

在这些栅极堆栈层的两侧的该半导体基底中形成多条埋入位线；

在该半导体基底上共形地形成一高温氧化硅层，覆盖这些栅极堆栈层及这些埋入位线；

在该高温氧化硅层上形成一高密度等离子体氧化硅层；

去除部分该高密度等离子体氧化硅层，直到暴露出该氮化硅层；以及

去除该氮化硅层。

9.根据权利要求8所述的方法，其特征在于：图案化该氮化硅层、该多晶硅层与该栅极氧化层包括下列步骤：

在该氮化硅层上形成一光阻层；

以光刻技术去除部分该光阻层，在该光阻层上形成所需图案；

以该图案化光阻层为掩膜，蚀刻该氮化硅层、该多晶硅层与该栅极氧化层，借以图案化该氮化硅层、该多晶硅层与该栅极氧化层，而形成多条栅极堆栈层。

10.根据权利要求8所述的方法，其特征在于：形成这些埋入位线的方法包括离子注入法。

11.根据权利要求8所述的方法，其特征在于：该高温氧化硅层是利用低压化学气相沉积法形成。

12.根据权利要求11所述的方法，其特征在于：形成该高温氧化硅层的温度约在600-1000℃之间。

13.根据权利要求8所述的方法，其特征在于：该高密度等离子体氧化硅层是利用高密度等离子体化学气相沉积法形成。

14.根据权利要求8所述的方法，其特征在于：去除部分该高密度等离子体氧化硅层的方法包括湿式回蚀刻。

15.根据权利要求8所述的方法，其特征在于：去除该氮化硅层的方法包括湿式蚀刻。

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