CN1227859C - 同步数据流发生器、生成数据流的方法、加密器站、解密器站及消费电子装置 - Google Patents

Abstract

一种同步数据流发生器宜用于为音频/视频数据提供版权保护的同步流密码，生成与时钟触发同步的输出数据项流。该数据流发生器包含至少两个并联排列的子发生器，M_i，i≥1，为线性反馈移位寄存器。该子发生器M_i的输出组合构成数据流发生器的输出数据项。一种控制子发生器C被用来生成控制数据项流。控制装置(150)包含用于至少一个子发生器M_i的一种相关的数字选择器S_i，依赖于控制子发生器的控制数据项，从不同整数的一组H_i中选择数M_i，j，该组H_i的至少两个数大于零。控制装置(150)引发相关的子发生器M_i在输出端提供被选择的第n_i，j数据项与先前生成的数据项相连续(有效地进位到n_i，j-1数据项)。

Description

同步数据流发生器、生成数据流的方法、 加密器站、解密器站及消费电子装置

技术领域

发明涉及一种同步数据流发生器。

背景技术

这种同步数据流发生器如同《适用密码术手册》(“Handbook ofApplied Cyptogrophy”)  A.J.Menzes，P.C.Van Oorschot，S.A.Vanstone，CRC Press，1997，209-211页中已知的交替阶梯发生器(the alternating step generator)。在这个***中，两个线性反馈移位寄存器(LFSRs)M1和M2用以生成两个数据流。通过一个异或操作，该数据流被组合为该数据流发生器的一位输出流。第三个线性反馈移位寄存器(LFSR)C被用作控制子发生器，它的输出控制线性反馈多位寄存M₁和M₂的同步，其操作顺序如下：

-寄存器C被同步

-若C的输出是逻辑“1”，则M₁被同步；M₂未被同步但其输出被重复

-若C的输出是逻辑“0”，则M₂被同步；M₁未被同步但其输出被重复

-M₁和M₂的输出被组合。

非线性度被引入这个***，子发生器C的控制下通过利用C去不规则同步该子发生器当中的一个。该数据流发生器可有许多应用。例如，数据流发生器可用作伪随机发生器，而且可用来加密/解密数据通过将输出位模(bit modulo)2异或加在数据位上。

发明内容

本发明的一个目的是提供对已知攻击更具抵抗力那种类型的同步数据流发生器。更进一步的目的在于提供这样一种改进了的数据流发生器，适用于数字式用户电子***利用低门复杂性作为硬件实现，并提供一种速度适宜数字式音频/视频信号的加密/解密。

根据本发明的一个方面，提供一种同步数据流发生器用于生成至少一位的输出数据项与时钟触发同步；该数据流发生器包含：

多个子发生器M_i，i≥1，每个子发生器M_i包含相应的时钟输入和相应的输出；每个子发生器M_i响应通过相应的时钟输入接收的触发在相应的输出生成至少一位的数据项；

用来组合每个子发生器M_i所生成的数据项的装置，构成该数据流发生器的输出数据项；

一个控制子发生器C，包含接收时钟触发的输入和输出；控制子发生器C响应时钟触发，在输出上生成至少一位的控制数据项；以及

控制装置，该装置能有效提供一个触发给子发生器M_i至少一个时钟输入，依赖于该控制子发生器C的控制数据项；其特征在于该控制装置包含用于至少一个子发生器M_i的一个相关的数字选择器S_i，依赖于控制子发生器C的控制数据项，该选择器从不同整数的组H_i中选择一数字n_i，j；组H_i的至少两个数大于零；组H_i与数字选择器S_i相关；以及该控制装置引发相关的子发生器M_i在输出提供被选择的第n_i，j数据项，它与上一个生成的数据项连续。

根据本发明的另一个方面，提供一种加密器站，包括：

用于接收与时钟触发同步的数据项的流的输入；

数据流发生器，为响应时钟触发生成所生成的数据项的流；以及

用于将数据项的接收流与生成的数据项的流组合的装置，提供对应于加密数据项的流。

根据本发明的另一个方面，提供一种解密器站，包括：

用于接收与时钟触发同步的加密数据项的流的输入；

数据流发生器，为响应时钟触发生成所生成的数据项的流；以及

用于将加密数据项的接收流与生成的数据项的流组合的装置，提供对应于解密数据项的流。

根据本发明的另一个方面，提供一种消费电子装置，包含上述解密器站和用于从记录载体读出加密数据项的流并将该数据项的流提供给解密器站以便解密的装置。

根据本发明的另一个方面，提供一种方法，用于生成一输出数据项流，每一个至少一位与时钟触发同步；该方法包括：

生成控制数据项的控制流，每一个至少一位与时钟触发同步；

生成多个数据项的数据流DS_i，每一个至少一位；根据预定算法A_i生成每一个数据流DS_i；

根据控制流的控制数据项控制至少一个数据流DS_i的数据项的生成；以及

通过组合生成的数据流DS_i形成输出流；其特征在于

控制至少一个数据流DS_i的数据项生成的步骤包括为该数据流DS_i从有不同整数的一相关组中选择一数n；该组的至少两个数大于零；该选择是依赖于该控制流的控制数据项；以及

生成数据项流DS_i的一数据项的步骤包括生成作为该数据流DS_i的下一个数据项的一个数据项，根据算法A_i该数据项将是与上一个被生成的数据项相连续的第n数据项。

为了达到本发明目的，控制装置包含适用于至少一个子发生器M_i，一个相关数字选择器S_i，依赖于该控制子发生器C的控制数据项，从具有不同整数的组H_i中选择一数n_i，j；该组H_i的至少两个数大于零；数组H_i与数字选择器S_i相关联；而且在其中控制装置用于引发相关的子发生器M_i在输出提供与先前生成的数据项相连续的被选择的第n_i，j数据项。这样，子发生器M_i被更加不规则地触发/同步引发更高程度的非线性特性。代替近一半的时间子发生器未被同步(即维持同样的输出)，该组可能更大些，具有至少两个整数不同于零，允许该子发生器更经常地被同步(即输出较不经常地保持常数，这是因为为该子发生器选择一个“零”，结果该子发生器未被同步，而另一个则被同步)，而且可提供在同一时间多于一次触发(即实际上跳过若干个n_i，j-1个数据项并在输出提供第n_i，j数据项)。这样一种进位可简单地通过响应给予数据流发生器的一次时钟触发，同步一个子发生器n_i，j次来执行。通过不或不常保持一子发生器的相同输出，该数据流发生器具有更多的状态。实现这一点所需的硬件/软件可保持一最小，使得这一改进适用于高速消费电子应用。

一个数据项可简单地由一位(0或1)组成，或用更多位构成表示一个大范围。组合多个子发生器的输出可用一种简单操作，如按位异或或者可能是一种更加复杂的(非)线性操作。

发明涉及一种同步数据流发生器，用于生成与时钟触发同步的至少一位输出数据项流；该数据流发生器包括：

多个子发生器M_i，i≥1，每个子发生器M_i包含相应的时钟输入和相应的输出；子发生器M_i为响应通过相应的时钟输入接收的触发，在相应的输出生成至少一位数据项。

用于组合子发生器M_I每个生成的数据项的装置，构成数据流发生器的输出数据项；

控制子发生器C包含一个接收时钟触发的输入和一个输出；该控制子发生器C为响应时钟触发在输出生成至少一位控制数据项；以及

控制装置，依赖于控制子发生器C的控制数据项，提供触发给子发生器M_I的至少一个时钟输入。

发明进一步涉及包含同步数据流发生器的加密器和/或解密器站。发明还涉及包含解密器站的一种设备，该解密器站包含同步数据流发生器。

发明进一步涉及生成数据项输出流的方法，至少一位的每个与时钟触发同步；该方法包括：

生成控制数据项的控制流，至少一位的每个与时钟触发同步；以及

生成多个数据项的数据流DS_i，每个至少一位；每个数据流DS_i根据相应的预先确定的算法A_i被生成；

根据该控制流的控制数据项控制至少一个数据流DS_i的数据项的生成；还有

通过组合生成的数据流DS_i构成输出流。

在本发明的一个实施方案中，平衡选择是一种保障最大周期的有效方式。

在本发明的一个实施方案中，子发生器总是被同步至少一次，保证该组合输出总包含该子发生器的每个的新基值(contribution)。从两个数中进行选择，其中的一个数是“一”可供简单而快速实现。

在本发明的一个实施方案中，至少两个子发生器是“不规则地”和不相同地被同步以进一步提高非线性。

在本发明的一个实施方案中，一种有限状态机器被用作发生器。

在本发明的一个实施方案中，一种反馈移位寄存器被用作有限状态机器，用于简单而快速地实现消费电子应用。该反馈移位寄存器可有线性反馈或者，取而代之，非线性反馈。

在本发明的一个实施方案中，第n_i，j输出数据项是由一次操作(一次触发)生成，而非利用n_i，j，连续的时钟触发。这样，一个高位-速率在门复杂性仅有的很小增加的情况下而实现。这使得该流发生器特别适宜用在数字式音频/视频设备中，如CD或DVD之类的播放机，其中低成本条件下的高位-速率是必要的。

在本发明的一个实施方案中，控制数据项的更多输出位被利用，以便增加在数字选择方法方面的可变性。

最好是，数据流发生器被用于生成数据项的伪随机流(pseudo-random stream)的加密器和/或解密器站。对称的加密/解密则可通过把生成的数据流和一个将被加密/解密的流组合来完成，例如采用异或操作。进一步，把解密器组合到重放设备，如光盘播放机，此处被加密的数据流从如磁带或磁盘的记录载体读出。该加密器和解密器也可被用来保护数字式数据通过如象IEEE1394网络传输，特别是音频和/或视频数据。在这种情况下，原始的数字式数据在发射机站内加密，而解密则在接收站。密钥(key)信息可以任何适当方式提供，如公用密钥交换方法。

发明的一个目的是提供一种方法，用于生成同步的数据流，对已知攻击更具抵抗力。发明进一步的目的是提供这样的方法，它适宜在数字式用户电子***中利用低门-复杂性作为硬件实现并提供一种速度，适宜加密/解密数字式音频/视频信号。

为达到本发明的目的，该方法的特征在于控制数据流DS_i的至少一个的数据项的生成步骤包括为数据流DS_i从不同整数的一相关组中选择一个数n；该组的至少两个数大于零；该选择依赖于控制流的控制数据项；以及

生成数据流DS_i的一个数据项的步骤包括生成作为该数据流DS_i的下一个数据项的一个数据项，根据算法A_i，该数据项将是与先前生成的数据项连续的第n数据项。

按照这种方法，算法A_i相应于子发生器M_i的功能，因此将不分别详述。

本发明还涉及引导处理器运行这种方法的计算机程序。该程序可用于任何适合的处理器，如嵌入式微处理器或Risc处理器，或执行加密软件的优化处理器。实现该方法的步骤属于本领域的技术人员的技术范围以内，不再重复说明。

发明还涉及执行该方法的计算机程序和该程序被录入其中的计算机-可读存储媒体。

发明还涉及含该计算机程序的计算机-可读存储媒体。任何适合的媒体均可使用，如磁性存储器媒体(例如软磁盘)，或光存储器媒体，如CD-ROM，或电子存储媒体如非-易失性RAM或ROM。

附图说明

参考附图中的实施例，本发明的这些及其他方面将更清楚。

图1示出本发明的一种同步数据流发生器100的方块图；

图2说明一种反馈移位寄存器；

图3说明″单一时钟，多步/反馈″LFSR；

图4表示数据流发生器优先实施方案的方块图；

图5说明一种加密/解密设备。

具体实施方式

图1示出的发生器100包含两个子发生器110(M₁)和120(M₂)。该子发生器M₁和M₂包含接收时钟触发的相应输入112和122。为响应经由相应的输入112和122接收时钟触发，该子发生器M₁和M₂在相应的输出114和124提供数据项。这就得到了相应数据项流DS₁和DS₂。典型地，每个数据项包括一位。显然，应当理解，该数据项可以有任何期望值范围，例如，由多于一位来表示。最好是，该子发生器的输出数据项来源于同样范围。发生器100包含组合装置130，用来组合通过子发生器的输出数据项来源于同样范围。发生器100包含组合装置130，用来组合通过子发生器M₁和M₂生成的数据项。组合数据流DS₁和DS₂的简便途径是一种按位异或操作，应当理解，虽然仅示出两个子发生器M₁和M₂，多于两个的子发生器可作并联排列，它们的输出也被组合。采用更多的子发生器总的来说将增加数据流发生器100的周期并增加线性复杂性，要求更多的硬件和软件处理来实现。

数据流发生器并进一步包括控制子发生器140(C)。该控制子发生器C包含接收时钟触发的输入142。该输入142与数据流发生器100的时钟输入102相耦合。响应时钟脉冲，该子发生器C在输出144提供控制数据项。该子发生器C的控制数据项用来控制子发生器M_i(图1，1≤i≤2)的同步，因被生成的控制数据项通常不与M_i的输出数据项相组合，该控制数据项的长度选择与子发生器M₁与M2的数据项长度无关。

数据流发生器100也包含控制装置150。控制装置150包含接收时钟触发的时钟输入152。最好是，该时钟输入152与数据流发生器100的时钟输入102相耦合，以保证控制装置150运行与控制子发生器C同步。但是，也可采用分离时钟，只要数据流发生器100的输出与经由时钟输入102接收的时钟触发同步。控制装置150进一步包括一种数字选择器。该数字选择器从一个不同整数预先确定的组中选择一数字n_i。该选择依赖于控制子发生器C的控制数据项。响应时钟触发，使控制装置150动作以便使得子发生器M_i中被选择的的一个在输出上提供与上一个输出数据项相连续的第n_i数据项。例如当n₁＝3，这可能通过给M₁提供三次时钟触发来实现。于是，这样在输入152的一次时钟触发，依赖于控制数据项的数值，可能导致提供例如3次触发给M₁的输入112。该数字选择器，最好是，将该组数字存贮在存储器(例如在ROM或RAM内，其存储的数字从一个如同记录载体的非易失性存储器调入)。还有其他方法，如用一种算法来生成一个数。总之，根据本发明，数字选择和相关的触发可仅为多个子发生器中的一个而运行。最好是，一个数字选择供子发生器M_i中的每一个运行，该数字确定M_i被“同步”多少次。这种选择可以仅采用一个数字选择器，它依次地为不同的子发生器M_i选择一个数。为了提高速度，最好是，控制装置150包含应用于每个相应的子发生器M_i的相应的数字选择器S_i。图1中，数字发生器116(S₁)与子发生器M₁相结合而数字发生器126(S₂)与子发生器M₂相结合。在该例中，数字发生器116和126中的每一个包含存贮相应的数n_i，j的组H_i的相应存储器118和128。更好的，组H_i的至少两个不相同。最好是，所有的组H_i不相同。

根据本发明，组H_i包含至少两个不同整数，在这至少两个不同的整数组中，至少两个数大于零。例如，可能的组是：1和3；1和5；0，1和7；0，3和11，等等。最好是，该组不含整数零。这样，给数据流发生器100的每次时钟触发导致在与该组相关的子发生器M_i中至少有一次被“同步”。最好是，该组务必包含整数一，因为总的来说导致子发生器M_i生成下一个数据项在输出是很简单的，(例如，只要给子发生器M_i一次时钟触发)。应当理解，根据本发明至少对一个子发生器M_i照上述方式进行控制，其中触发的数从组H_i具有至少两个整数大于零的数的组合中进行选择。最好是，全部子发生器就这样来控制。但是，如果希望这样，一个或更多的子发生器还可通过从组{0，1}中选择一个数来控制。

最好是，组H_i仅由两个整数组成，其中，更好的，一个(数)是一，而第二个是大于一。这样，控制装置150仅需要取一简单地二元判定，哪个数用来“同步”子发生器，这样一种判定可基于控制子发生器C的一个输出位。

在进一步实施方案中，数字选择器S_i执行一种平衡选择，其中组H_i的数n_i，j中的每一个都基本上有相同的被选择机会。这可通过不同方式实现。例如通过利用一具有平衡输出的控制子发生器C并在选择过程中保持这种平衡(例如直接使用平衡的控制数据项的一位在H_i的两个数中进行选择，其中H_i仅由两个数组成)。

在进一步的实施方案中，一种有限状态机器被用来通过一个子发生器产生数据项的伪随机流。最好是，所有子发生器M_i和控制子发生器C都建立在有限状态机器的基础上。更好的，不同的机器用于每个子发生器。对于有限状态机器，一次时钟触发引起该机器的一个状态变换，其中一个状态变换导致输出一数据项。如果根据本发明，n_i，j大于一，则n_i，j-1输出需要压缩(例如输出的采样是仅在n_i，j状态变换触发已被提供给有限状态机器之后才能实现的)。任何适合的有限状态机器均可被使用，例如，Des可用于输出反馈模式。

更好的，该有限状态机器是基于一种反馈移位寄存器，任何适合的反馈移位寄存器均可采用。图2说明反馈移位寄存器200。该寄存器200包含几个顺序排列的存储单元P₀至P_k-1。在例中，P₀是低-位单元输出数据项从它提供。典型地，一个数据项是一位，而一个单元却能够存贮更多位。响应经由输入收到的触发，全部单元的存数移位，通常朝向低位单元的位置。因为触发一般是一个时钟脉冲，这可看作准时从t到t+1的一个转移。移位可用下式表示：

$p_i^{(t+1)}=p_{i+1}^{\left(t\right)}$ 当i＝0～k-1

P₀以前的存数(即P₀ ^(t))在寄存器200的输出端220已经是可用的。由于移位，单元R_k变空了。这个单元在时间t已被再装入了在一个或更多的其他单元内的一个组合数据项。被示出的是一简单线性组合，其中P₀ ^(t)和P₃ ^(t)用按位异或操作进行组合。

$p_k^{(t+1)}=p_0^{\left(t\right)}\⊕p_3^{\left(t\right)}$

示出的线性反馈移位寄存器(LFSR)可用以下多项式表示：

              f(x)＝x^k+x³+1

在这个公式中，对于n-位(bit)存储器单元，f(x)∈F_2n[x]。该LFSR可处于2^K-1-1中的一内部状态(所有零状态不被采用)。2^K-1输出项的伪随机序列没有任何输出的重复发生，如果代表的多项式是一个所谓的本原多项式。本原多项式众所周知是不同次多项式。最好是，基于本原多项式的LFSR被用作每一个基于LFSR的子发生器。这样的本原多项式众所周知为不同级的多项式。作为硬件的简单实现，优先采用一种稀疏的多项式(sparse Polynomial)(即仅有几个系数的多项式)，要求仅仅很少量的逻辑去实现反馈函数。应该理解，非线性反馈函数也可用来代替线性反馈函数。

常规的反馈移位寄存器(FSR)可被引发输出第n数据项，其中n＞1，紧接着前面的一个输出数据项通过提供n次触发(时钟脉冲)给FSR。对于高速应用，时钟倍增状态(一个输入时钟触发提供给数据流发生器100，导致n个内部触发给一个FSR)的结果形式可能是一个问题。根据本发明，对于LFSR，使用一些附加的逻辑仅用一内部触发提供第n数据项。这就是用图说明的LFSR，用多项式表示：

               f(x)＝x⁷+x³+1

在一个位置(n＝1)上的移位可描述为：

$p_i^{(t+1)}=p_{i+1}^{\left(t\right)},$ 当i＝0to5；

$p_6^{(t+1)}=p_0^{\left(t\right)}\⊕p_3^{\left(t\right)},$ 或等值的： $p_i^{(t+1)}=p_{i-6}^{\left(t\right)}\⊕p_{i-3}^{\left(t\right)},$ 当i＝6

相似地在两个位置(n＝2)上的移位可表示为：

$p_i^{(t+1)}=p_{i+2}^{\left(t\right)},$ 当i＝0  4；

$p_5^{(t+1)}=p_0^{\left(t\right)}\⊕p_3^{\left(t\right)}$ 当 $p_6^{(t+1)}=p_1^{\left(t\right)}\⊕p_4^{\left(t\right)},$ 或等值的： $p_i^{(t+1)}=p_{i-5}^{\left(t\right)}\⊕p_{i-2}^{\left(t\right)},$ 当i＝5  6

在三个位置(n＝3)上的移位可表示为：

$p_i^{(t+1)}=p_{i+3}^{\left(t\right)},$ 当i＝0  3；

$p_i^{(t+1)}=p_{i-4}^{\left(t\right)}\⊕p_{i-1}^{\left(t\right)},$ 当i＝4  6

图3说明这个原理的可能的实现方案，其中LFSR与组H＝{1，3}相关联(即一次移位发生在一个位置或三个位置上)。给每个单元加上了相应的开关310～370，其中第一位置对应于常规反馈(n＝1)而第二个位置对应于新定义的反馈，它和三个顺序的常规位移与反馈有同样的效果。

对于上述定义的多项式，同样的“一次触发，多位移/反馈”原理也可在n＝4时执行：

$p_i^{(t+1)}=p_{i+4}^{\left(t\right)},$ 当i＝0  2；

$p_i^{(t+1)}=p_{i-3}^{\left(t\right)}\⊕p_i^{\left(t\right)},$ 当i＝3  6

在多项式f(x)＝x⁷+x³+1的更通用项中，一个在n个位置(1≤n≤4)上的移位的一个操作由下式给出：

$p_i^{(t+1)}=p_{i+n}^{\left(t\right)},$ 当i＝0  7-n；

$p_i^{(t+1)}=p_{i-7+n}^{\left(t\right)}\⊕p_{i-4+n}^{\left(t\right)},$ 当i＝7-n+1  6

用下面给出的特征多项式的任何LFSR的一般化原理：

$f\left(x\right)=x^k+\underset{i=0}{\overset{k-n}{\mathrm{\Σ}}}{a}_i{x}^t,$

1≤n≤k，给出，为响应触发以便及时的从t到t+1进行转变，在存储器单元之间的数据项的以下移位需要并行执行：

$p_i^{(t+1)}=p_{i+n}^{\left(t\right)},$ 当i＝0  k-n-1，

$p_i^{(t+1)}=\underset{j=0}{\overset{k-n}{\mathrm{\Σ}}}{a}_j{p}_{j+1+n-k},$ 当i＝k-n  k-1

这样，就获得了一种快速执行，避免了“内部反馈回路”的复杂化。当最高位单元需要馈入数据项而该数据项在寄存器里显然还不存在时，这样反馈回路就出现了，即数据项首先需要从已给出的数据项中产生。例如，如果根据一个通用触发出现5个内部移位/反馈，对于采样多项式f(x)＝x⁷+x³+1就会发生这种情况。用实例来说明这种情况，扩展上述原理，当n＝5，将给出：

$p_i^{(t+1)}=p_{i+4}^{\left(t\right)},$ 当i＝0～1；

$p_i^{(t+1)}=p_{i-2}^{\left(t\right)}\⊕p_{i+1}^{\left(t\right)},$ 当i＝2～6

对于P₆给出：

$p_6^{(t+1)}=p_4^{\left(t\right)}\⊕p_7^{\left(t\right)}$

此处实际上单元P₇不存在(事实上一种双重反馈形态出现：先前P₆是按常规方式反馈，随后以P₆到P₆(与P₃组合)的新存数反馈。认识到这一点，在一次正规的移位操作之后P₇的存数对应于P₆的存数，就象这样：

$p_7^{\left(t\right)}=p_0^{\left(t\right)}\⊕p_3^{\left(t\right)}$ 这里给出： $p_6^{(t+1)}=p_0^{\left(t\right)}\⊕p_3^{\left(t\right)}\⊕p_4^{\left(t\right)}.$

象这样，应该理解，上述一般原理可以扩展，即使需要依赖更多的逻辑或操作(例中以2个异或代替1个异或操作)。

在进一步实施方案中，控制子发生器C的控制数据项包含多个L位，至少是一个，最好是，全部数字选择器S_i都包含变换控制数据项的L位的变换装置，作为控制子发生器的输出，变换成对相应的组H_i的整数n_i，j中的一个。通常任何适合的变换都可以用。更好的，一种平衡的变换被采用。图4说明一种优先的安排用于变换多位(例中：L是三位)成整数中的一个(例中该整数选自两个整数的一组)例子，两个子发生器LFSR1 410和LFSR2 420被采用，每个有相应的数字选择器416和426。该数字选择器的每个包含相应的布尔函数F_i用于将多于一位变换为一位。例中两位(K₁和K₂)被变换为一位。该变换可选择为一种固定方式，如下表所示：

	k2 (t)k1 (t)
						00	01	10	11
F1	1	1	0	1
					F2	0	1	0	1

根据表中的值，若K₂ ^(t) _K1 ^(t)＝“01”(二进制)，F₁和F₂生成作为输出一个二进制“1”，而若K₂ ^(t)K₁ ^(t)＝00，F₁生成“1”而F₂生成“0”。或者，该变换表格可能被填入可配置的初始值，例如来自于密钥。在图4中的方案中，优先的，F₁和F₂运行不同的变换，对于函数F₁和F₂可能做出这样的选择，使它们的输出是平衡的。图中的安排方案中不要求F₁和F₂提供平衡输出，平衡的实现是通过把该函数的输出与控制子发生器C的输出位K₀ ^(t)组合在一起，假定这个输出是平衡的(这对LFSR成立)。在该方案中相应的函数Gi用来把两个相应的位流419和429变换为相应的数字流，选自相应的组H_i，那些被选择的数字决定相应的子发生器M_i的“内部同步”的数字。适合的数组的例子为：H₁＝{1，5}和H₂＝{1，7}。

函数G_i可定义如下：

            G₁(0)＝1；G₁(1)＝5，

            G₂(0)＝1；G₂(1)＝7.

其它交换函数也可用作G_i。假定子发生器H_i是周期为q_i的有限状态机器，则函数G_i最好是满足如下准则，以获得最优的非线性特性和总发生器100的周期长度：假定P_i是G_i的输入位流的最小周期，而在周期(P_i＝a_i+b_i)期间a_i和b相应地表示二进制数“0”和“1”，则gcd(a_iG_i(0)+b_iG_i(1)，q_i)＝1。一种相似准则适用于多于两个数的组。

图4的方案结合图3的LFSR1与LFSR2的内部多移位/反馈技术可以实现。即在硬件中把少于2000门用于大约35个一位单元的寄存器，并且在80Mbps的位率以上，采用常规技术可以操作，如标准可编程装置。显然该***也可利用软件技术实现。

图5说明一个加密/解密站500的方块图。该站500包含输入510，用于接收被加密的、相应于与时钟触发520同步的解密数据项的流515。该时钟可被内部地生成在设备上或可伴生于该数据项流。根据本发明，该站进一步包括数据流发生器100，时钟触发520作为输入被供给数据流发生器100，该发生器100响应生成数据项同步流530。站500包含组合装置540，为一个异或操作，把接收到的数据流515和生成数据流530组合在一起。通过采用同样的流发生器100(即一个同样的生成函数用于同样的初始值条件控制下，例如密钥)在加密站以及解密站两者中，实现一个称之为对称的加密***。更好的，该加密站被用来给数字式音频/视频数据加密，然后它就以加密格式被存贮在记录载体上，如光存储器媒体，或被以一种加密格式传送，例如，通过互联网，然后，该被加密数据在阅读器/接收器中存取，存取密钥则被限制在阅读器/接收器站内的解密站。这样一种被限制的存取，例如，可以利用公共密钥加密方法以加密格式转换密钥来实现。利用这种技术可保证仅由特许的接收器来接收密钥并能够解密该数据。为通过一存储器媒体分配，专用的特许硬件可被利用在阅读器中从存储媒体抽取密钥。该密钥可被存贮在一般存储媒体不可存取的存储硬件中。最好是，这样一种密钥然后以外部不可常规地存取方式提供给解密站。例如密钥器读硬件和解密器站可被集成到同样的IC中，它甚至可能被做成抗干扰。图5说明在阅读机/播放机设备550中应用解密站500。设备550包含存储媒体560。代替永久地包含存储器媒体(记录载体)，该设备550还包含一停舶装置(berting mean8)，例如一个托架(tray)，作为接收存储器装置，设备550包含一时钟570，为从存储器媒体到解密站500读出/供给数据提供定时，读出由阅读器580来操作，它提供数据流515。阅读器580还检索数据，如密钥，用来初始化解密器站500。初始化数据590被供给解密器站。应当理解，一种相似的反向方案可被用来加密数据和以加密格式存贮数据，如果要求组合被应用的初始化数据。

使用根据本发明的加密/解密，内容所有者或发行人获得有效的版权保护，对于消费电子接收器/阅读器设备可用一种低成本来实现。

Claims (12)

1.一种同步数据流发生器，用于生成至少一位的输出数据项流与时钟触发同步；该数据流发生器包含：

多个子发生器M_i，i≥1，每个子发生器M_i包含相应的时钟输入和相应的输出；每个子发生器M_i响应通过相应的时钟输入接收的触发，在相应的输出上生成至少一位的数据项；

用来组合每个子发生器M_i所生成的数据项的装置，构成该数据流发生器的输出数据项；

一个控制子发生器C，包含接收时钟触发的输入和输出；该控制子发生器C响应时钟触发，在输出上生成至少一位的控制数据项；以及

控制装置，该装置依赖于该控制子发生器C的控制数据项，能有效提供一个触发给子发生器M_i至少一个时钟输入；其特征在于该控制装置包含用于至少一个子发生器M_i的一个相关的数字选择器S_i，依赖于控制子发生器C的控制数据项，该选择器从不同整数的组H_i中选择一数字n_i，j，j≥0；组H_i的至少两个数大于零；组H_i与数字选择器S_i相关；以及该控制装置引发相关的子发生器M_i在输出上提供被选择的第n_i，j数据项，它与上一个生成的数据项连续。

2.权利要求1的同步数据流发生器，其特征在于该数字选择器S_i执行一种平衡选择，其中组H_i的每一个数n_i，j有同样被选择的机会。

3.权利要求1的同步数据流发生器，其特征在于至少一个组H_i由整数1和大于1的一个整数组成。

4.权利要求1的同步数据流发生器，其特征在于该控制装置包含用于至少两个子发生器M_i的一个相关的数字选择器S_i，用于从具有不同整数的一个相关组H_i中选择数n_i，j；至少两个组H_i是不同的。

5.权利要求1的同步数据流发生器，其特征在于该子发生器M_i和/或控制子发生器C包含一有限状态机器，用于产生数据项的伪随机流。

6.权利要求5的同步数据流发生器，其特征在于该有限状态机器包含反馈移位寄存器。

7.权利要求6的同步数据流发生器，其特征在于该反馈移位寄存器是一线性反馈移位寄存器，它与特征多项式

$f\left(x\right)=x^k+\underset{i=0}{\overset{k-n}{\mathrm{\Σ}}}{a}_i{x}^i,1\≤n\≤k$

相关联，该线性反馈移位寄存器包含K个连续排列的存储器单元P₀～P_k-1，P₀是低位单元，它提供输出数据项；通过并行执行数据项在两个存储器单元之间的以下公式的位移，

$p_i^{(i+1)}=p_{i+n}^{\left(i\right)},$  当i＝0～k-n-1，

$p_i^{(i+1)}=\underset{j=0}{\overset{k-n}{\mathrm{\Σ}}}{a}_j{p}_{j+i+n-k},$  当i＝k-n～k-1

该线性移位寄存器响应触发，提供第n数据项作为输出数据项。

8.权利要求1的同步数据流发生器，其特征在于该控制子发生器C的控制数据项包含多个L输出位；数字选择器S_i包含变换装置，它把L输出位变换为组H_i的整数n_i，j中之一。

9.一种加密器站，包括：

同步数据流发生器，用于生成至少一位的输出数据项流与时钟触发同步，该数据流发生器包含：

多个子发生器M_i，i≥1，每个子发生器M_i包含相应的时钟输入和相应的输出；每个子发生器M_i响应通过相应的时钟输入接收的触发，在相应的输出上生成至少一位的数据项；

用来组合每个子发生器M_i所生成的数据项的装置，构成该数据流发生器的输出数据项；

一个控制子发生器C，包含接收时钟触发的输入和输出；该控制子发生器C响应时钟触发，在输出上生成至少一位的控制数据项；以及

控制装置，该装置依赖于该控制子发生器C的控制数据项，能有效提供一个触发给子发生器M_i至少一个时钟输入；其特征在于该控制装置包含用于至少一个子发生器M_i的一个相关的数字选择器S_i，依赖于控制子发生器C的控制数据项，该选择器从包含不同整数的组H_i中选择一数字n_i，j，j≥1；组H_i的至少两个数大于零；组H_i与数字选择器S_i相关；以及该控制装置引发相关的子发生器M_i在输出上提供被选择的第n_i，j数据项，它与上一个生成的数据项连续；以及

用于将数据项的接收流与生成的数据项的流组合的装置，提供加密数据项的流。

10.一种解密器站，包括：

同步数据流发生器，用于生成至少一位的输出数据项流与时钟触发同步，该数据流发生器包含：

多个子发生器M_i，i≥1，每个子发生器M_i包含相应的时钟输入和相应的输出；每个子发生器M_i响应通过相应的时钟输入接收的触发，在相应的输出上生成至少一位的数据项；

用来组合每个子发生器M_i所生成的数据项的装置，构成该数据流发生器的输出数据项；

一个控制子发生器C，包含接收时钟触发的输入和输出；该控制子发生器C响应时钟触发，在输出上生成至少一位的控制数据项；以及

控制装置，该装置依赖于该控制子发生器C的控制数据项，能有效提供一个触发给子发生器M_i至少一个时钟输入；其特征在于该控制装置包含用于至少一个子发生器M_i的一个相关的数字选择器S_i，依赖于控制子发生器C的控制数据项，该选择器从包含不同整数的组H_i中选择一数字n_i，j，j≥1；组H_i的至少两个数大于零；组H_i与数字选择器S_i相关；以及该控制装置引发相关的子发生器M_i在输出上提供被选择的第n_i，j数据项，它与上一个生成的数据项连续；以及

用于将加密数据项的接收流与生成的数据项的流组合的装置，提供对应于解密数据项的流。

11.一种消费电子装置，包含：

解密器站，其包括：

同步数据流发生器，用于生成至少一位的输出数据项流与时钟触发同步，该数据流发生器包含：

多个子发生器M_i，i≥1，每个子发生器M_i包含相应的时钟输入和相应的输出；每个子发生器M_i响应通过相应的时钟输入接收的触发，在相应的输出上生成至少一位的数据项；

用来组合每个子发生器M_i所生成的数据项的装置，构成该数据流发生器的输出数据项；

一个控制子发生器C，包含接收时钟触发的输入和输出；该控制子发生器C响应时钟触发，在输出上生成至少一位的控制数据项；以及

控制装置，依赖于该控制子发生器C的控制数据项；该装置能有效提供一个触发给子发生器M_i至少一个时钟输入，其特征在于该控制装置包含用于至少一个子发生器M_i的一个相关的数字选择器S_i，依赖于控制子发生器C的控制数据项，该选择器从包含不同整数的组H_i中选择一数字n_i，j,j≥1；组H_i的至少两个数大于零；组H_i与数字选择器S_i相关；以及该控制装置引发相关的子发生器M_i在输出上提供被选择的第n_i，j数据项，它与上一个生成的数据项连续；以及

用于将加密数据项的接收流与生成的数据项的流组合的装置，提供对应于解密数据项的流；和

用于从记录载体读出加密数据项的流并将该数据项的流提供给解密器站以便解密的装置。

12.一种生成输出数据项流的方法，每一个至少一位与时钟触发同步；该方法包括：

生成控制数据项的控制流，每一个至少一位与时钟触发同步；

生成多个数据项的数据流DS_i，每一个至少一位；根据预定算法A_i生成每一个数据流DS_i；

根据控制流的控制数据项控制至少一个数据流DS_i的数据项的生成；以及

通过组合生成的数据流DS_i形成输出流；其特征在于

控制至少一个数据流DS_i的数据项生成的步骤包括为该数据流DS_i从有不同整数的一相关组中选择一数n；该组的至少两个数大于零；该选择是依赖于该控制流的控制数据项；以及

生成数据项流DS_i的一数据项的步骤包括生成作为该数据流DS_i的下一个数据项的一个数据项，根据算法A_i该数据项是与上一个生成的数据项相连续的第n数据项。

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