CN1219241A - 采用jtag标准的高阻抗测试模式 - Google Patents

Abstract

一种特殊构造的JTAG测试电路使一个集成电路芯片(110、120、130或140)中的多个总线连接能被有选择地且有效地置高阻抗状态。使输出允许移位寄存器存储单元(205、210、215)沿JTAG数据移位寄存器边界扫描通路被置于彼此逻辑紧靠着的位置,从而不必将数据位移入集成电路芯片中所有的数据移位寄存器存储单元(225、230和235)中以便有选择地允许和禁止集成电路芯片(110)中的几个总线接口(128、138和148)。这样,可以把集成电路芯片(110)与所选择连到集成电路芯片(110)上的那些总线连接隔离开来,而其它的总线连接能够保持被允许状态以驱动其他连到集成电路芯片(110)上的其他总线(125、135和/或145)。因而避免了涉及把整个集成电路芯片(110)设置于高阻抗模式的问题。

Description

采用JTAG标准的高阻抗测试模式

本发明涉及使用JTAG边界扫描结构的电路，尤其涉及具有借助JTAG测试寄存器使总线输出允许可控的电路。

一种众所周知用来在例如一块印刷电路板上测试复杂集成电路的方法是由国际测试行动组织(JTAG)首创的IEEE1149.1边界扫描标准，特此参考引入。该标准的一种实现方式包括设计用于通过提供移位寄存器元件菊花链以围绕一个集成电路元件的***构成一条通路来进行串行边界扫描测试的元件(例如，集成电路)。

采用JTAG的串行测试总的设计思想是为了把串行数据移入和通过许多集成电路元件，激励其中的电路，或为了从电路中生成预定输出信号。之后，把由集成电路元件生成的数据或在集成电路元件的输入端接收的数据从集成电路元件移到JTAG主测试电路中。

如果返回主测试电路的数据流不象所希望的那样，则由测试电路检测电路的故障。在软件控制下对数据流中的偏差的仔细分析可以查出电路中的任何故障。

在某些情况下，最好把一片单独的芯片或PC板上芯片的一个或多个总线连接与PC板上电路的其余部分隔离开。例如，一个集成电路(IC)芯片可以包括内部存储器总线接口电路、PCI总线接口电路、微处理器(μP)总线接口电路等等，这些电路在IC芯片中的电路与PC板上各种通信总线之间提供连接。IC芯片中的JTAG测试电路通常包括含与IC芯片上每个I/O总线连接相对应的一个位存储单元的JTAG边界扫描数据移位寄存器(BSR)。另外，一个或多个总线输出允许位存储单元包含于BSR之中，BSR链中的每个总线输出允许位存储单元允许连接到IC芯片上的一个总线(例如处理器总线、PCI总线、存储器总线等等)的全部或部分输出。这样，例如，会使一个总线输出允许位存储单元与PCI总线的地址-数据总线相关联；会使另一个总线输出允许位与PCI总线的控制总线相关联等等。当把各个输出允许位存储单元设定到适当的值时，从IC芯片中允许整个PCI总线的地址-数据总线接口电路(或PCI总线的控制接口电路等)的输出。类似地，如果把BSR中的输出允许位存储单元设定到非允许值，则整个PCI总线的地址-数据总线接口将显现高阻抗模式以致可能不会通过PCI地址-数据总线接口把信号传送到IC芯片的外部。当然，对于本领域的那些技术人员来说，当然也可以把BSR的多个输出允许位存储单元用来控制一个总线接口的各部分，以使例如PCI地址-数据总线的16位可在一个输出允许的控制之下，而另外16位可在另一个输出允许的控制之下，等等。类似地，BSR中一个单独的输出允许位可以用来控制整个PCI总线。

如果把一个IC芯片与一个或多个连接到该IC芯片上的总线隔离开，则传统的JTAG测试电路会包括把JTAG边界扫描数据寄存器中每一位存储单元的数据位装入整个IC芯片。这样，例如，如果四个分开的64位总线连接到IC芯片上，并且每条总线在芯片的BSR中有一个单独相关的总线输出允许位存储单元，则在设定每个总线输出允许位存储单元之前将把总共260个BSR测试位(4×64+4)装入BSR中。在最糟的情况下，所有四条总线都要被禁止以使JTAG数据寄存器中剩下的256个存储单元为“无关”(“don’t care”)值。这样，传统的***可能涉及大量的低效工作，这是因为必须把数据位移入除四个输出允许BSR位存储单元以外的BSR中。这种情况由该芯片的BSR可能与PC板上其他芯片的BSR相串联这一现象所造成。

另一种把IC元件与PC板上其他电路隔离开的方法包括用装入JTAG指令寄存器中的“HIGHZ”指令把整个芯片设定于高阻抗模式下。虽然这样一种方法缓和了前述低效禁止总线的问题，不过这种解决办法用来要么禁止所有总线、要么不禁止任何一条总线。

但是，某些应用要求，允许所选定的IC元件总线而禁止其他总线。例如，由于许多IC元件采用了CMOS技术，所以由于当把CMOS电路置于高阻抗模式下时CMOS电路通常是浮动的，因而允许给定总线上至少一个电路操作以驱动该总线就很重要。因此，如果把一条总线上所有的CMOS电路置于高阻抗模式下以致没有电路正在驱动总线以达到某个确定的状态，则该总线会浮动以致该总线可能会浮动到高逻辑电平与低逻辑电平之间的中间位置。这样一种浮动状况并不是所希望的，因为一个接收浮动输入信号的CMOS输入可能使两个输入晶体管一部分处于这种状况，电源接地，造成CMOS晶体管过热并有可能损坏。因此，当禁止一个连接到多条总线上IC元件的总线连接时，有时希望驱动一个或多个连接到IC元件上的其余总线以使当前未被测试的那些总线不浮动。所以，一个要么把IC元件上所有的总线连接置于高阻抗模式下、要么不把IC元件上任何一个总线连接置于高阻抗模式下的JTAG***不适于某些应用。

本发明的一个方面是一种用来有选择地允许和禁止到集成电路(IC)上***连接的JTAG测试电路结构。该结构包括一个边界扫描锁存寄存器，该边界扫描锁存寄存器包括与***连接有电通信并与若干输出允许位存储单元有电通信的若干数据位存储单元。每个输出允许位存储单元用来允许存入若干数据位存储单元中的数据位的输出。一个边界扫描移位寄存器连接到锁存寄存器上以使移位寄存器的内容并行装入锁存寄存器。移位寄存器包括与锁存寄存器中若干数据位存储单元相对应的移位寄存器数据位存储单元。移位寄存器包括与锁存寄存器中输出允许位存储单元相对应的移位寄存器输出允许位存储单元。把移位寄存器输出允许位存储单元组合于移位寄存器中逻辑紧靠位置处，以便用比由每个输出允许位存储单元允许的数据位存储单元数目少的移位寄存器存储单元间隔开移位寄存器输出允许位存储单元。当转换电路处于第一状态时，转换电路通过在逻辑紧靠位置处的移位寄存器输出允许位存储单元提供一条通路。当转换电路处于第二状态时，转换电路通过移位寄存器输出允许位存储单元和移位寄存器数据位存储单元提供一条通路。

最好是，移位寄存器输出允许位存储单元串联连接并在逻辑上相互邻接。还有最好是，转换电路包括一个多路转换器(下文也称作“mux”)。在一个特别的优选实施例中，转换电路连接到一个JTAG输出上。

本发明的另一方面是一种用JTAG边界扫描测试电路有选择地允许和禁止到集成电路(IC)上的***连接的方法。该方法包括这样的步骤，即，连接一个串行边界扫描移位寄存器中的输出允许元件和数据测试位元件，以便通过输出允许元件和数据测试位元件提供第一通路，并仅通过输出允许元件提供第二通路。存入输出允许元件中的信息有选择地允许发生于数据测试位元件与***连接之间的电通信。该方法还包括以下步骤：生成用于JTAG边界扫描测试的位流；在第一和第二通路之间选择；和通过串行边界扫描移位寄存器对所生成的位流进行移位。

图1是包括与PC板上多条总线相连接的集成芯片的印刷电路(PC)板的简化示意性框图。

图2是更详细地表示出图1集成电路芯片的示意性框图。

图3是当JTAG电路连接总线接口时给出的JG电路详细情况的示意性框图。

图1是表示出连接于印刷电路(PC)板100上的多个集成电路器件的高度简化示意性框图。具体地说，第一集成电路芯片(IC)110通过PCI总线125和PCI接口128连接到第二IC120上。第一IC110还通过处理器总线135和处理器接口138连接到第三IC130和第四IC132上。通过存储器总线145和存储器接口148把IC110连接到存储器***140上。例如，IC120最好包括PCI-到-PCI桥，IC130、132最好包括多处理器，存储器***140最好包括DRAM阵列。

在工作中，IC110通过总线125、135、145与PC100中的各电路元件120、130、132、140相互通信。如果最好是用JTAG和来自IC130的输出数据来测试处理器总线135，那么，为了防止IC110中的电路干扰JTAG测试，必须把IC110的输出与处理器总线135隔离开。即，必须使IC110的处理器接口138处于高阻抗模式以使其JTAG输入锁存器能俘获来自IC130的JTAG输出测试数据。

如上概述，一个选择是把整个IC110置于高阻抗模式下以使PCI接口128、处理器接口138和存储器接口148全都进入高阻抗模式。但是，如果总线125或总线145都需要由IC110驱动，则这样一种方法可能并不实用。即，例如，如果IC120是一种含与也处于高阻抗模式的PCI总线125接口的CMOS器件，或PCI总线125是一个输入信号，则由于没有电路用来驱动总线125而使PCI总线125浮动。在这种情况下，当把PCI接口128用来驱动PCI总线125时，必须只将处理器接口135设定于高阻抗模式。如上所述，实现这一作用的传统方法可能需要上百次向JTAG数据寄存器移位以在JTAG数据寄存器中仅设定一对输出允许位。

图2是说明象按照本发明所构造的IC110某些内部元件的简化示意性框图。把IC110中的JTAG边界扫描链和电路专门构造得能克服以前电路的缺点。具体地说，按照本发明，把JTAG测试电路构造得使JTAG BSR中的每个输出允许存储单元串联在一起(例如，在JTAG边界扫描数据移位寄存器中的相邻存储单元中)，以便能使用输出允许位对在最短的所需时间内完成接口128、138、148的阻抗模式的移位的控制(即，不必移位到任何其他BSR存储单元中)。

这样，如图2所示，JTAG数据输入线(JTAG DIN)200直接连接到输出允许数据移位寄存器存储单元205。移位寄存器存储单元205连接到用来在把适当的值移入存储单元205之后锁存移入存储单元205中数据位的锁存器207。锁存器207又连接到PCI接口128的JTAG测试输出允许线209上。通过线209把存入锁存器207中的数据位加到PCI接口128上以当处于JTAG测试模式下时允许或禁止图2所示例子中整个PCI总线接口128的输出。不过，当然也可以将多个输出允许位用来有选择地控制PCI总线125的输出部分(这同样也适用于所有其他总线)。数据移位寄存器中的第二元件是与存储单元205相串联的输出允许存储单元210(即，存储单元210是从存储单元205移入的下一个存储单元)。数据寄存器输出允许存储单元210还连接到锁存器212上，锁存器212又通过线214连接到处理器接口138的JTAG测试输出允许端。如同PCI总线接口128一样，锁存器212中的输出允许位用来当在本例中的JTAG测试模式下时允许或禁止整个处理器总线135的输出。最后，输出允许移位寄存器存储单元215与存储单元210串联连接以使三个输出允许移位寄存器存储单元205、210和215相互邻接。输出允许存储单元215还连接到锁存器217上，锁存器217又通过线219连接到存储器总线接口148的JTAG测试输出允许端。而且，保存在锁存器217中的输出允许位能用来当在JTAG测试模式下时允许或禁止整个存储器总线接口148。

BSR存储单元215的输出连接到2比1多路转换器220(2:1MUX)的输入端，而且还连接到由多路转换器226和D触发器225构成的BSR224中的第一元件上。最好如此处所用，BSR224中的一个存储单元代表一个多路转换器226及其对应的D触发器225。BSR224是JTAG边界扫描数据寄存器的一部分并专门用来为BSR输出锁存寄存器227提供测试数据，而且通过PCI接口128连到PCI总线125上。为了收集测试输入数据，可以把来自PCI总线125的数据输入到边界扫描输入多路转换器226中，这些数据能被装入边界扫描寄存器225中。下面将参照图3非常详细地描述数据移位寄存器225和PCI总线125之间的连接关系。通过把移位寄存器存储单元215的输出连接到多路转换器220和BSR区段224上，可为通过线220输入的JTAG数据提供两条可能的通路。具体地说，如果希望只控制与每个接口128、138、148相关的输出允许位，则通过线200、移位寄存器存储单元205、210、215和多路转换器220提供最短可能的JTAG通路。不过，如果还希望更新或对整个BSR采样，则可以通过输出允许部分(200、128、138和148)对测试数据进行移位，然后能通过BSR剩下的I/O部分(即，移位寄存器225、230和235)对测试数据进行移位。然后可以通过多路转换器220的第二输入端移出它。可以把来自微处理器总线135和存储器总线145的数据分别输入给边界扫描输入多路转换器231、236。为了收集测试输入数据，可以以与多路装换器236所用方式相似的一种方式，把多路转换器231、236分别装入边界扫描移位寄存器230、235中。这样，通过借助上述JTAG连接把用于输出允许的BSR区段在逻辑靠近处相互电连接来达到与每个接口128、138、148相关的输出允许的有效控制，以便能把控制输出允许的BSR存储单元与其他JTAGBSR区段在逻辑上隔离开。

当然，本领域的普通技术人员可以理解，图2的结构只是典型的例子，因此还可以按照本发明采用把输出允许BSR存储单元组合在极靠近处的其他结构。此外，可以把一系列多路开关散布于整个BSR通路上以便于绕过某些数据寄存器225、230或235。例如，在以上所引文件(IEEE/149.1)中描述了这些修改。象移位寄存器225那样，移位寄存器230、235能把数据并行装入各个锁存寄存器232、237也是可以理解的。数据锁存寄存器227、232和237可以用来测试分别连接到PCI总线125、处理器总线135和存储器总线145的电路。

图3是详细描述通过锁存寄存器227多路转换器231和PCI总线128在数据移位寄存器225和PCI总线125之间连接的示意性框图。如图3所示，通过线300把JTAG输入位移入JTAG BSR 224的输入端并通过线305移出寄存器225中存储单元的输出端。在通过线315从JTAG控制逻辑310提供的时钟信号的控制下，完成通过数据位的移位寄存器230对数据位进行的移位。控制逻辑310分别通过线312、314接收测试时钟和测试模式信号。如本领域中所共知的，控制逻辑310通过线315提供时钟输出、俘获输出316、更新输出信号320和更新-oe信号317。当只通过缩短的BSR模式更新输出允许时，分开的更新信号(320和317)允许277中的测试输出数据保持不变。

一旦在DR-CLOCK的控制下把所有适当的JTAG测试数据位移入了数据移位寄存器225，然后就在线320上提供的更新输出信号的控制下把该数据俘获入锁存电路227。即，把移位寄存器225中的每个数据位并行装入锁存寄存器227中。为了简单起见，在图3中只表示出两个连接焊点，这两个连接焊点都通过PCI接口电路128连接到输出焊点上。

在每个JTAG边界测试电路中，包括在JTAG测试矢量和正常电路之间进行选择的一个多路转换器，当不使用JTAG时正常电路连接到IC110的输出引线上。这样，如图3所示，在被锁存的数据寄存器227中的每个位存储单元通过相应线332分别连接到多路转换器330的第一输入端。每个多路转换器330的第二输入端通过相应的线333连接到IC110中的正常电路中。每个多路转换器330的选择输入端335借助JTAG指令寄存器310的译码输出允许在传统JTAG测试模式和正常工作模式之间选择。每个多路转换器330的输出进入包括若干双向三态缓冲器340、345的PCI接口128。如图3所示，输出缓冲器340把输出通路提供给各个外连接焊点350，而输入缓冲器345提供从连接焊点350到IC芯片110内部电路的输入通路。如图3所示，线209连接到所有的三态缓冲器340上，因此当施加到线209上的输出允许信号有效时，每个缓冲器340都进入高电阻抗模式。这样，能够充分并有选择地把连接到IC110上的总线置于高电阻抗模式。

虽然对本发明的实现来说并不是必须的，但是应注意到焊点350还通过缓冲器345连接到多路转换器226的各个元件上，从而能对输入焊点上的数据采样并将它们锁存入移位寄存器225中。

虽然以上已详细描述了本发明，不过当然前述描述只是说明性的，并不是限制性的。本领域的普通技术人员可以理解，在并不脱离本发明的精神或实质特点的情况下能对本发明作许多显而易见的修改。因此下面所附的权利要求书应能使人理解本发明的范围。

Claims (5)

1、一种用来有选择地允许和禁止到集成电路(IC)上***连接的JTAG测试电路结构，所述结构包括：

一个边界扫描锁存寄存器，所述边界扫描锁存寄存器包括与所述***连接有电通信并与若干输出允许位存储单元有电通信的若干数据位存储单元，每个所述输出允许位存储单元用来允许存入若干所述数据位存储单元中的数据位输出；

一个边界扫描移位寄存器，所述边界扫描移位寄存器连接到所述锁存寄存器上以使所述移位寄存器的内容并行装入所述锁存寄存器，所述移位寄存器包括与所述锁存寄存器中若干数据位存储单元相对应的移位寄存器数据位存储单元，并包括与所述锁存寄存器中所述输出允许位存储单元相对应的移位寄存器输出允许位存储单元，把所述移位寄存器输出允许位存储单元组合于所述移位寄存器中的逻辑紧靠的位置处以便用比由每个所述输出允许位存储单元允许的数据位存储单元数目少的移位寄存器存储单元间隔开所述移位寄存器输出允许位存储单元；和

一个转换电路，当所述转换电路处于第一状态时，所述转换电路通过在逻辑紧靠位置处的所述移位寄存器输出允许位存储单元提供一条通路，当所述转换电路处于第二状态时，所述转换电路通过所述移位寄存器输出允许位存储单元和所述移位寄存器数据位存储单元提供一条通路。

2、一种如权利要求1所述的JTAG测试电路结构，其中所述移位寄存器输出允许位存储单元串联连接并在逻辑上相互邻接。

3、一种如权利要求1所述的JTAG测试电路结构，其中所述转换电路包括一个多路转换器。

4、一种如权利要求1所述的JTAG测试电路结构，其中所述转换电路连接到一个JTAG输出上。

5、一种用一个JTAG边界扫描测试电路有选择地允许和禁止到集成电路(IC)上的***连接的方法，所述方法包括以下步骤：

连接一个串行边界扫描移位寄存器中的输出允许单元和数据测试位单元以便通过所述输出允许单元和数据测试位单元提供第一通路，并仅通过所述输出允许单元提供第二通路，其中存入所述输出允许单元中的信息有选择地允许发生于所述数据测试位单元与所述***连接之间的电通信；

生成用于JTAG边界扫描测试的位流；

在所述第一和第二通路之间选择；和

通过所述串行边界扫描移位寄存器对所述所生成的位流进行移位。

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