CN1213223A

CN1213223A - 输出缓冲电路

Info

Publication number: CN1213223A
Application number: CN98120110A
Authority: CN
Inventors: 渡边广幸
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-09-30
Filing date: 1998-09-29
Publication date: 1999-04-07
Also published as: EP0905896A3; EP0905896A2; KR100316037B1; TW425764B; DE69809366D1; US5977807A; EP0905896B1; DE69809366T2; KR19990030321A; JP3123952B2; JPH11112325A

Abstract

一种输出缓冲电路具备有占空比调整电路18,在该输出缓冲电路应答输入信号H01的电平转换通过控制晶体管MP10、MN10的各栅极使得输出信号N01从低电平转换到高电平的延迟时间TpdHH和从高电平转换到低电平的延迟时间TpdLL大致相同从而使输出信号N01的波形的占空比大致保持在50%。

Description

输出缓冲电路

本发明是涉及一种输出缓冲电路，特别是涉及用于在LSI间等进行快速信号传输用的接口上的输出缓冲电路。

近年来随着***的高性能化·低耗电化的进展，LSI间的接口也要求快速化·小振幅化，为了谋求接口的快速化，有必要使输出波形的振幅变小，但因振幅是以接地电位或电源电位为基准设定的，内部动作阈值与输出的阈值不同，表现输出波形的高电平和低电平的持续时间比的占空比无法保持理想的1∶1，容易发生大幅度变化。还有，为把很多的功能放入一个LSI中，封装部件朝着多芯化发展，因缓冲器的同时动作所产生的噪声成了测试时的问题，为避免这个问题，测试时***用于降低噪声的电路，但这会导致输出波形的占空比发生变化。

占空比的失控是数据传输速度低下的主要原因，为了能够实现快速接口，提高***的性能，输出缓冲器的输出波形的占空比有必要调整到50％附近。

用以往的第1种输出缓冲电路为例，参照近年来用的半导体集成电路间的快速信号传输用的接口之一、以EIA/JEDEC为标准规格设定的HSTL(High Speed Tranceiver Logic)接口的缓冲电路的电路图图5可知，这个以往的第1种输出缓冲电路具备有应答输入信号H01的馈送输出这个信号的反相信号a的反相器1、应答输入信号TEST的馈送输出反相信号b的反相器9、应答信号a的馈送输出反相信号b的反相器2、应答信号b的馈送输出反相信号P11的反相器3、由在栅极接受输入信号TEST的馈送的Pch晶体管和在栅极接受信号d的馈送的Nch晶体管构成的输出根据信号TEST的电平对信号P11进行导通/断开的信号P12的传输门4、在漏极接受信号P12的馈送而在栅极接受信号d的馈送且在源极接受2.5V电源的馈送的P型晶体管MP5、应答信号a的馈送输出反相信号c的反相器6、应答信号c的馈送输出反相信号P13的反相器7、由在栅极接受输入信号TEST的馈送的Pch晶体管和在栅极接受信号d的馈送的Nch晶体管构成的输出根据信号TEST的电平对信号P13进行导通/断开的信号P14的传输门8、在漏极接受信号P14的馈送而在栅极接受信号TEST的馈送且源极接地的N型晶体管MN5、在栅极接受信号P12的馈送而在源极接受1.5V电源的馈送并输出来自漏极的输出N01的Pch晶体管MP10、在栅极接受信号P14的馈送而源极接地且漏极与晶体管MP10的漏极连接的Nch晶体管MN10、在栅极接受信号P11的馈送而在源极接受1.5V电源的馈送且漏极与晶体管MP10的漏极连接的Pch晶体管MP11和在栅极接受信号P13的馈送而源极接地且漏极与晶体管MP10的漏极连接的Nch晶体管MN11。反相器1～3、6、7、9各自接受2.5V电源的馈送。

还有，晶体管MP10、MN10构成反相器10，晶体管MP11、MN11构成反相器11。

下面，参照图5对以往的第1种输出缓冲电路的工作原理进行说明。首先，当输入信号TEST处于低电平时，打开传输门4、8，断开晶体管MP5、MN5。因此，输入信号H01馈送给由晶体管MP10、MN10构成的反相器10和由晶体管MP11、MN11构成的反相器11，这些反相器10、11应答输入信号H01的馈送输出输出信号N01。

其次，当输入信号TEST处于高电平时，断开传输门4、8，晶体管MP5、MN5导通，且断开反相器10的晶体管MP10、MN10，因而，对应输入信号H01的输出信号N01只通过反相器11即只通过晶体管MP11、MN11输出，因此，驱动力低下，由此抑制开关噪声。

参照以时间表示的以往第1种输出缓冲电路的动作波形的图6对动作进行详细说明。当输入信号H01变到高电平时，晶体管MP11的栅极输入信号P11变到低电平后晶体管MP10的栅极输入信号P12变到低电平。同时，晶体管MN11的栅极输入信号P13变到低电平后晶体管MN10的栅极输入信号P14变到低电平。这是因为信号P11的电位通过传输门4传到信号P12、信号P13的电位通过传输门8传到信号P14的缘故。

HSTL接口根据传输线的终端方法分为1～4的4个类，参照表示其中之一的HSTL类2接口的构成方框图的图7可知，这个HSTL类2接口具备有电源电压为1.5V且应答输入信号H01的馈送而输出输出信号N01的输出缓冲器101、一端与0.75V的电源相连另一端与输出缓冲器101的输出连接的电阻值为50Ω的电阻102、一端与输出缓冲器101的输出连接的阻抗为50Ω的传输线104、一端与0.75V的电源相连另一端与传输线104的另一端连接的电阻值为50Ω的电阻103、同相端与传输线104的另一端连接而反相端与电压为0.75V的基准信号Vref相连的差动放大器105。这里，作为输出缓冲器101使用上述以往的第1种输出缓冲电路或后述以往的第2种输出缓冲电路。

如在输出缓冲器101中使用以往的第1种输出缓冲电路的情况下，参照表示在HSTL类2接口中的输入输出信号波形的时间图的图8可知，因被箝位在0.75V的电阻102、103与输出缓冲器101的输出端连接，这个输出缓冲器101的输出信号N01的波形的振幅变小，无法得到0V～1.5V的电源电压的振幅。

下面，参照HSTL接口情形的以往的第2种输出缓冲电路的电路图图9进行说明，对与图5相同的构成要素则使用相同的参照文字/数字。通过参照可知，这个以往第2种输出缓冲电路除了具有与以往第1种输出缓冲电路共同的反相器1、2、3、6、7、9、10、11之外，还具备有对输入信号TEST和反相器1的输出信号a进行‘或非’运算输出信号f的2输入端NOR12、应答信号f的馈送输出反相信号g送给反相器11的晶体管MP11的反相器13、对反相器9的输出信号d和信号a进行‘与非’运算输出信号h的2输入端NAND14、应答信号h的馈送输出反相信号i送给反相器11的晶体管MN11的反相器15。这里，反相器3的输出信号P11直接送给反相器10的晶体管MP10的栅极，反相器7的输出信号P14直接送给反相器10的晶体管MN10的栅极，NOR12、NAND14以及各个反相器1～3、6、7、9、13、15接受2.5V电源的供给。

下面，参照图9对以往的第2种输出缓冲电路的工作原理进行说明。首先，当输入信号TEST处于低电平时，NOR12应答这个信号TEST的低电平输出其另一输入端所接受的输入信号H01的反相信号a的反相信号f。还有，NAND14应答输入到其一个输入端的信号TEST的反相信号d的高电平输出其另一输入端的馈送信号a的反相信号h。因此，反相器10、11输出与输入信号H01对应的输出信号N01。

其次，当输入信号TEST处于高电平时，NOR12应答这个信号TEST的高电平输出低电平的信号f,NAND14应答输入到其一端的信号TEST的反相信号d的低电平输出高电平的信号h。因此，反相器11的晶体管MP11、MN11断开，只通过反相器10输出与输入信号H01对应的输出信号N01，由此，使驱动力降低并抑制开关噪声。

下面，与以往的第1、第2种输出缓冲电路一样，对近年来用的半导体集成电路间的快速信号传输用的接口之一、以EIA/JEDEC为标准规格设定的SSTL (Stub Series Terminated Logic)接口的缓冲电路的以往的第3种输出缓冲电路参照电路图图10进行说明，对与图5相同的构成要素则使用相同的参照文字/数字。通过参照可知，这个以往的第3种输出缓冲电路除了具有与以往第1种输出缓冲电路共同的反相器1、3、7、9、10、11和传输门4、8及晶体管MP5、MN9之外，还具备有把反相器1的输出信号a按规定的电平转变输出信号j、k分别馈送给反相器3、7的电平转变电路22、26。

反相器1接受2.5V电源的供给，其它的反相器3、7、9、10、11和传输门4、8及晶体管MP5、MN9各自接受3.3V电源的供给。

下面，参照图10对以往的第3种输出缓冲电路的工作原理进行说明。首先，当输入信号TEST处于低电平时，与以往的第1种输出缓冲电路一样，打开传输门4、8，断开晶体管MP5、MN9。因此，输入信号H01馈送给由晶体管MP10、MN10构成的反相器10和由晶体管MP11、MN11构成的反相器11，这些反相器10、11应答输入信号H01的馈送输出输出信号N01。

其次，当输入信号TEST处于高电平时，断开传输门4、8，晶体管MP5、MN9导通，且断开反相器10的晶体管MP10、MN10。因此，对应输入信号H01的输出信号N01只通过反相器11即只通过晶体管MP11、MN11输出，因此，驱动力低下，由此抑制开关噪声。

这个以往的第3种输出缓冲电路为减少LSI的耗电，对于输出电压3.3V，内部集成块的电源电压降低为2.5V。因此，输出缓冲器就必须有把电压从2.5V升到3.3V的电平转变电路22、26。

参照构成电平转变电路22的电路图图11可知，这个电平转变电路22具备有在栅极接受输入信号a的馈送而在源极接受2.5V电源的馈送并从漏极输出信号P01的Pch晶体管MP21、在栅极接受输入信号a的馈送而源极接地且漏极与晶体管MP21的漏极连接的Nch晶体管MN21、栅极与晶体管MP21的栅极连接而源极接地并从栅极输出信号P02的Nch晶体管MN22、在栅极接受输入信号j的馈送而源极与3.3V电源连接且漏极与晶体管MN22的漏极连接的Pch晶体管MP22、栅极与晶体管MP22的漏极连接而源极与3.3V电源并连接输出信号j的Pch晶体管MP23、在栅极接受输入信号a的馈送而源极接地且漏极与晶体管MP22的漏极连接的Nch晶体管MN23。

下面，参照图11及以时间表示各部动作波形的图12对电平转变电路22的工作原理进行说明。首先，当输入信号a变到高电平(2.5V)时，晶体管MN23导通。此时，虽然末级晶体管MP23也处于导通状态，但因晶体管MN23的尺寸比晶体管MP23的大，穿透这些晶体管MP23、MN23的穿透电流在流动使得输出信号j的电平变到比下一级电路块的阈值低的低电平。此后，当信号P02达到3.3V的高电平时穿透电流也停止了。

下面，当输入信号a变到低电平时，信号P01变到高电平(2.5V)，晶体管MN22导通，信号P02变到低电平，晶体管MP23导通。此时，因晶体管MN23已经断开，信号j变为高电平(3.3V)，因此，与从输入信号a变为高电平到输出信号j变为低电平为止的时间TpdHJ相比，从输入信号a变为低电平到输出信号j变为高电平为止的时间TpdLH从输入到输出为止的信号通路更长，因此，延迟时间变大。

SSTL接口根据传输线的终端方法分为1、2的2个类，参照表示其中之一的SSTL类2接口的构成方框图的图13可知，这个SSTL类2接口具备有电源电压为3.3V且应答输入信号H01的馈送而输出输出信号N01的输出缓冲器201、一端与输出缓冲器201的输出连接的电阻值为25Ω的电阻202、一端与电阻202的另一端连接的阻抗为50Ω的传输线204、一端与1.5V的电源相连另一端与传输线204的另一端连接的电阻值为25Ω的电阻203、同相端与传输线204的另一端连接而反相端与电压为1.5V的基准信号Vref相连的差动放大器205。这里，作为输出缓冲器201使用上述以往的第3种输出缓冲电路。

这种情况下，与以往的第1种输出缓冲电路的情形一样，因与输出缓冲器201的输出N01相连的电阻202和与这个电阻202连接并被箝位在1.5V的电阻203导致这个输出缓冲器201的输出信号N01的波形的振幅变小，无法得到0V～3.3V的电源电压的振幅。

上述以往的第1、第2、第3种输出缓冲电路的第1个问题是作为快速缓冲器的以往的第1、第2、第3种输出缓冲电路的输出波形其表示高低电平持续时间比的占空比变离50％(以下称占空比失控)，因此，当提高工作频率时，从持续时间短的那方产生电平变低，使波形失真，最终使输出波形消失，快速化无法实现。

其理由是象以往的第1、第2种输出缓冲电路那样的HSTL接口的快速缓冲器对于最末级反相器的1.5V的电源电压，前置缓冲器的电源电压比1.5V高，例如，对0.25μm过程工艺使用2.5V。因此，当缓冲器的输出信号上升时，对前置缓冲器的输出信号波形而言，最末级反相器的阈值较低，前置缓冲器的输出信号电平变到比上述阈值低为止要花些时间，使得缓冲器的延迟时间变长。另一方面，当缓冲器的输出信号下降时，前置缓冲器的输出信号电平马上变得比上述阈值高，延迟时间变短，输出信号波形的占空比失控。

于是，尽管实效上按尽量使缓冲器的输出信号上升时和下降时的延迟时间相等调整前置缓冲器的输出部分的Pch晶体管和Nch晶体管的大小来抑制输出信号波形的占空比的失控，但前置缓冲器的输出信号电平与上述阈值的电平差还是大到约0.5V，不能完全抑制输出信号波形的占空比的失控。

还有，因象HSTL那样的快速缓冲器是按DC规格规定输入/输出的高/低电平，随着DC电平的变化，不可能通过调整输出缓冲器的最末级反相器的Pch晶体管和Nch晶体管的大小比来调整占空比，因此，通过调整大小比不能改善占空比。

而且，象以往的第1种输出缓冲电路那样，当缓冲器具备有用于降低测试时的开关噪声的驱动力控制电路时，在前置缓冲器与最末级反相器之间放入传输门，这个传输门的导通电阻导致前置缓冲器的输出信号波形***，从而使占空比失控，于是，当为降低导通电阻而使传输门的尺寸变大时，扩散电容增大，前置缓冲器的输出信号波形进一步***。

象以往的第3种输出缓冲电路那样的SSTL接口的快速缓冲器对于最末级反相器的电源电压为3.3V，前置缓冲器的电源电压比3.3V低，例如，对0.25μm过程工艺使用2.5V，因此，把电压从2.5V升到3.3V的电平转变电路就变得必要，但，如上所述，因高电平输出时与低电平输出时信号的传输通路不同，延迟时间相差很大。还有，与HSTL同样，SSTL的缓冲器也是按DC规格规定输入/输出的高/低电平，不能通过调整输出缓冲器的最末级反相器的Pch晶体管和Nch晶体管的大小比来改善占空比失控。

上述以往的第1、第2、第3种输出缓冲电路具有的缺点是内部动作阈值与输出信号的阈值不同，而且，随着封装部件的多芯化，多个缓冲器在测试时的同时动作导致需要***减小噪声用的电路，因而使表现输出波形的高电平和低电平的持续时间比的占空比变离理想的50％，因此，当提高工作频率时，从持续时间短的那方产生电平变低，使波形失真，最终使输出波形消失，快速化无法实现。

本发明的目的是消除上述缺点，提供可以使输出信号的占空比保持在理想的50％的输出缓冲电路。

本发明的输出缓冲电路具备有由第1种导电型的第1种晶体管和第2种导电型的第2种晶体管构成的第1种反相器、由第1种导电型的第3种晶体管和第2种导电型的第4种晶体管构成的第2种反相器、应答向上述第1种晶体管和第2种晶体管的各栅极馈送的测试控制信号对驱动能力进行转换的开关电路，在连接上述第1种及第2种反相器的输出端应答输入信号的馈送输出规定信号电平的输出信号的输出缓冲电路中，构成具备有应答上述输入信号电平的转变使上述输出信号由第1电平转变到第2电平为止的第1延迟时间和由第2电平转变到第1电平为止的第2延迟时间几乎相同而且通过控制上述第1种和第2种晶体管的各栅极使得表示上述输出信号波形的上述第1及第2电平的持续时间比的占空比大致保持在50％的占空比调整电路。

下面对附图进行简单说明。

图1是表示本发明实施例1的输出缓冲电路的电路图。

图2是表示本实施例下在输出缓冲电路中动作例的时间波形图。

图3是表示在HSTL类2接口的输出缓冲器中使用本实施的输出缓冲电路的情况下输入输出波形例的时间波形图。

图4是表示本发明的实施例2的输出缓冲电路的电路图。

图5是表示以往的第1种输出缓冲电路的一例的电路图。

图6是表示在以往的第1种输出缓冲电路中的动作例的时间波形图。

图7是表示HSTL类2接口的构成的方框图。

图8是表示在HSTL类2接口的输出缓冲器中使用以往的第1种输出缓冲电路的情况下输入输出波形例的时间波形图。

图9是表示以往的第2种输出缓冲电路的一例的电路图。

图10是表示以往的第3种输出缓冲电路的一例的电路图。

图11是表示电平转换电路构成的电路图。

图12是表示电平转换电路动作例的时间波形图。

图13是表示SSTL类2接口的构成的方框图。

图中，1～3、6、7、9～11、21：反相器；4、8传输门；18：占空比调整电路；22、26、27：电平转换电路；12、14、81、82：逻辑电路；MP5、MP10、MP11、MN5、MN10、MN11、MN81、MN82：晶体管。

下面，参照图1的电路图对本发明的实施例进行说明，对与图5相同的构成要素则使用相同的参照文字/数字，通过参照可知，这个图中所示的本实施例的输出缓冲电路除了具有与以往第1种输出缓冲电路共同的反相器1、2、3、4、6、7、9、10、11和传输门4、8及晶体管MP5之外，还具备有通过控制反相器10的晶体管MP10、MN10的栅极加快上升时间使占空比靠近50％的占空比调整电路18。

占空比调整电路18具备有对输入信号TEST和反相器1的输出信号a进行‘或非’运算输出信号P1的2输入端NOR81、栅极与信号P1连接且漏极与反相器10的晶体管MP10的栅极连接而源极接地的Nch晶体管MN81、对反相器9的输出信号和信号a进行‘与非’运算输出信号P2的2输入端NAND82、栅极与信号P2连接且漏极与反相器10的晶体管MN10的栅极连接而源极接地的Nch晶体管MN82。

下面，参照图1对本实施例的动作进行说明。首先，当输入信号TEST为低电平时，信号d变为高电平，打开传输门4、8，断开晶体管MP5。这个状态下如果输入信号H01变到高电平，反相信号a变到低电平，占空比调整电路18的NOR81的输出信号P1变到高电平，应答这个信号P1的高电平导通晶体管MN81，因这个晶体管MN81的漏极电位即反相器10的晶体管MP10的栅极电位低，导通这个晶体管MP10。进而，应答信号a,d的高电平NAND82的输出信号P2变到高电平，应答这个信号P2的高电平导通晶体管MN82，因这个晶体管MN82的漏极电位即反相器10的晶体管MN10的栅极电位低，这个晶体管MP10被断开。

这里，因反相器10的晶体管MP10、MN10的尺寸比反相器11的晶体管MP11、MN11的大，与反相器11的动作状态无关缓冲器输出信号N01处于高电平，还有，应答反相器3的输出信号P11转变为低电平，反相器11的晶体管MP11被导通，同时，应答反相器7的输出信号P13转变为低电平，反相器11的晶体管MN11被断开。由此，输出信号N01变为低电平。

其次，当输入信号H01变为低电平时，与上述相反，占空比调整电路18的NOR81的输出信号P1变到低电平，应答这个信号P1的低电平断开晶体管MN81，因晶体管MP10的栅极电位上升，这个晶体管MP10被断开。而且，NAND82的输出信号P2变到低电平，应答这个信号P2的低电平断开晶体管MN82，因晶体管MN10的栅极电位上升，这个晶体管MN10被导通。还有，应答反相器3的输出信号P11转变为高电平，晶体管MP11被断开，同时，应答反相器7的输出信号P13转变为高电平，晶体管MN11被导通，由此，缓冲器输出信号N01变为低电平。

其次，当输入信号TEST为高电平时，断开传输门4、8，晶体管MP5及占空比调整电路18的晶体管MN82被导通，反相器10的晶体管MP10、MN10被断开。因此，与以往一样，与输入信号H01对应的输出信号N01只通过反相器11即只通过晶体管MP11、MN11输出，因此，驱动力低下，由此抑制开关噪声。

下面，参照图1对占空比调整电路18的工作原理进行说明，近来的高集成度化LSI为谋求高密度化朝着电路的细微化进展，构成内部逻辑电路的宏电路块其尺寸越变越小。随着这种趋势，与驱动输出缓冲电路的一般逻辑电路的宏电路块的尺寸相比，输出缓冲电路的最末级反相器的尺寸为350倍左右，例如，在0.25μm尺度的情况下，一般逻辑电路的宏电路块的尺寸为3.32μm，而象本实施例那样的HSTL类2的最末级反相器的尺寸为1190μm。因此，设计这种快速缓冲电路时，驱动最末级反相器的前置缓冲器必须把反相器串接，这些反相器的尺寸从前级开始到后面逐渐增大，在本实施例下，反相器1、2、3及反相器6、7相当与上述前置缓冲器。

占空比调整电路18在输出缓冲电路的输出信号N01上升时，用前置缓冲器的初级反相器1的输出信号a使晶体管MN81、MN82导通，迫使最末级反相器10的晶体管MP10、MN10的栅极电压降低(下拉)。

以往第1种输出缓冲电路为了下拉晶体管MP10、MN10的栅极电压，使用反相器3和7，而对于以往第2种输出缓冲电路则使用反相器13和15，与次相对应，本实施例的情况下，因是用Nch晶体管MN81、MN82进行的，没有必要直接驱动栅极尺寸大的最末级反相器10的Pch晶体管MP10，从而可以减小驱动负载。由此，构成各个NOR81和NAND82的晶体管元件的尺寸也可以变小，输出缓冲电路的输出信号N01上升时的速度可以加快。

参照以时间表示的占空比调整电路18的各部动作波形的图2可知，当输出缓冲电路的输出信号N01上升时，NOR81的输出信号P1变为高电平，导通晶体管MN81，迫使反相器10的晶体管MP10的栅极电压P12变为低电平。由此，使信号P12变化得比与反相器11的晶体管MP11的栅极电压对应的信号P11更快。同时，NAND82的输出信号P2变为高电平，导通晶体管MN82，迫使晶体管MN10的栅极电压P14变为低电平，由此，使信号P14比与晶体管MN11的栅极电压应的信号P13更快变为低电平。

在图7表示的HSTL类2接口中的输出缓冲器101中使用本实施例的输出缓冲电路的情况下，参照表示输入输出波形的图3可知，对于以往的第1、第2种输出缓冲电路，从输入信号H01上升开始到输出信号N01上升为止的时间TpdHH分别为1189ps和909ps，本实施例下通过占空比调整电路18可以改善到761ps。

另一方面，对于以往的第1、第2种输出缓冲电路，从输入信号H01下降开始到输出信号N01下降为止的时间TpdLL分别为679ps和641ps，本实施例下为699ps，只稍微慢了一些。

由此，对于以往的第1、第2种输出缓冲电路，输出信号频率为267MHz时的输出波形的占空比分别为36.3％和42.8％，本实施例下为48.3％，大幅度改善了占空比，可以接近50％。

下面，参照表示电路图的图4对本发明的实施例2进行说明，对与图1相同的构成要素则使用相同的参照文字/数字。这个图所示的本实施例与上述实施例的不同点是，因适用于SSTL接口，用具备有使信号电平上升到3.3V的电平转换电路22、23，而且具备有使测试信号TEST的信号电平上升输出信号1的电平转换电路27、使信号1反相输出信号m的反相器28代替反相器2、3，用这些信号1、m控制传输门4、8，反相器1接受2.5V电源的供给，其它反相器3、7、28和传输门4、8及晶体管MP5接受3.3V电源的供给。

下面，参照图4对本实施例的动作进行说明，除了把2.5V的输入信号H01的电平上升到3.3V的输出信号N01的电平转换动作外，其它与实施例1的情况一样，因此，占空比调整电路18的动作也与实施例1的情况一样。

如以上所说明，本发明的输出缓冲电路通过占空比调整电路使输出信号波形上升时的延迟时间缩短，从而可以使占空比保持在理想的50％附近，可以谋求LSI间的信号传输速度的快速化。

如以上所说明，本发明的输出缓冲电路具备有应答输入信号电平的转变使上述输出信号由第1电平转变到第2电平为止的第1延迟时间和由第2电平转变到第1电平为止的第2延迟时间几乎相同并控制第1种和第2种晶体管的各栅极的占空比调整电路，用串接的前置缓冲电路的初级反相器的输出信号通过占空比调整电路控制最末级反相器的各晶体管的栅极，通过缩短上升时的延迟时间可以使占空比保持在理想的50％附近，因此，具有可以谋求LSI间的信号传输速度快速化的效果。

Claims

1．一种输出缓冲电路，具备有由第1种导电型的第1种晶体管和第2种导电型的第2种晶体管构成的第1种反相器、由第1种导电型的第3种晶体管和第2种导电型的第4种晶体管构成的第2种反相器、应答向上述第1种晶体管和第2种晶体管的各栅极馈送的测试控制信号对驱动能力进行转换的开关电路，在连接上述第1种及第2种反相器的输出端应答输入信号的馈送输出规定信号电平的输出信号的输出缓冲电路中，其特征在于构成具备有应答上述输入信号电平的转变使上述输出信号由第1电平转变到第2电平为止的第1延迟时间和由第2电平转变到第1电平为止的第2延迟时间几乎相同而且通过控制上述第1种和第2种晶体管的各栅极使得表示上述输出信号波形的上述第1及第2电平的持续时间比的占空比大致保持在50％的占空比调整电路。

2．根据权利要求1所述的输出缓冲电路，其特征在于上述开关电路具备有应答测试控制信号的馈送阻断上述输入信号的传输门。

3．根据权利要求1所述的输出缓冲电路，其特征在于上述占空比调整电路具备有对上述测试控制信号和上述输入信号进行逻辑运算各自输出第1及第2种逻辑信号的第1及第2种逻辑电路、漏极与上述第1种晶体管的栅极连接而源极接地且在栅极接受上述第1种逻辑信号的馈送的第2种导电型的第5种晶体管、漏极与上述第2种晶体管的栅极连接而源极接地且在栅极接受上述第2种逻辑信号的馈送的第2种导电型的第6种晶体管。

4．根据权利要求1所述的输出缓冲电路，其特征在于具备有当上述输入信号及上述测试控制信号的振幅比上述输出信号的振幅小时把上述输入信号及上述测试控制信号转换到上述输出信号的振幅的电平转换电路。