CN1187823C - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件及其制造方法，其中半导体器件包含：带有开口部分的第1绝缘膜；被有选择地形成在上述开口部分内的电容器；至少被形成在上述开口部分内的第2绝缘膜；以及被形成在上述第2绝缘膜上的笫3绝缘膜。

Description

半导体器件及其制造方法
技术领域
本发明涉及带有MIM(金属-绝缘体-金属)电容器的半导体器件及其制造方法。
背景技术
近年来，已可以提供形成有金属镶嵌构造的铜布线和MIM电容器的半导体器件。
图38展示采用以往技术的半导体器件的断面图。如图38所示，在低介电常数膜41以及高介电常数膜42内，形成例如由铜组成的通孔43以及布线44。而后，在高介电常数膜42以及布线44上形成铜扩散防止膜45，在该铜扩散防止膜45上有选择地形成电容器49。该电容器49，由下部电极46和介质膜47和上部电极48组成。而后，在电容器49以及铜扩散防止膜45上形成绝缘膜50，该绝缘膜的表面采用CMP(化学机械抛光)平坦化。
在这种以往的半导体器件中，希望在绝缘膜50中使用低介电常数膜，以降低布线间寄生电容量。
但是，因为低介电常数膜是粗膜，所以在用CMP平坦化低介电常数膜的表面时有可能产生裂纹。因而，在绝缘膜50中使用低介电常数膜，并且用CMP平坦化是非常困难的。因此，考虑在绝缘膜50中使用高介电常数膜，该膜即使进行CMP也难以产生裂纹。
但是，电容器49因为被有选择地形成在铜扩散防止膜45上，所以会在形成有电容器49的区域和未形成电容器的区域上产生相当于电容器49的厚度高差。因而，为了不形成此电容器49的高差，必须用绝缘膜50填充铜扩散膜45上没有形成电容器49的区域。即，如上所述，用高介电常数膜充填电容器49的周围。因此，如果要用高介电常数的绝缘膜50消除电容器49的高差，则会产生布线间的寄生电容增加的问题。
如上所述，在以往的半导体器件中，用CMP平坦化电容器49上的绝缘膜50的表面是非常困难的。
发明内容
本发明的目的是提供一种能够使电容器上的绝缘膜平坦化的半导体器件及其制造方法。
为此，本发明提供了一种半导体器件，包含：第1绝缘膜，带有开口部分；电容器，被有选择地形成在上述开口部分内；第2绝缘膜，至少被形成在上述开口部分内；第3绝缘膜，被形成在上述第2绝缘膜上。
本发明提供的一种半导体器件的制造方法包含以下工序：形成第1绝缘膜；有选择地除去上述第1绝缘膜，形成开口部分；将电容器有选择地形成在上述开口部分内；至少在上述开口部分内形成第2绝缘膜；在上述第2绝缘膜上形成第3绝缘膜。
根据本发明所提供的半导体及其制造方法，能够有效地在电容器上获得平坦的绝缘膜。
附图说明
图1、图2、图3、图4、图5、图6、图7、图8、图9是展示本发明的实施方案1的半导体器件各制造工序的断面图。
图10是展示本发明的实施方案1的半导体器件的平面图。
图11、图12、图13是展示本发明的第1实施方案的另一半导体器件的各制造工序的断面图。
图14、图15、图16、图17、图18、图19、图20、图21、图22是展示本发明的实施方案2的半导体器件各制造工序的断面图。
图23、图24、图25是展示本发明的实施方案2的另一半导体器件各制造工序的断面图。
图26、图27、图28、图29、图30、图31、图32、图33是展示涉及本发明的实施方案3的半导体器件的制造工序的断面图。
图34、图35、图36、图37是展示本发明实施方案3的另一半导体器件各制造工序的断面图。
图38是展示以往技术的半导体器件的断面图。
具体实施方式
以下，参照附图说明本发明的实施方案。在说明时，在全部图中对于共同的部分标注相同的参照符号。
此外，在本发明的实施方案中，所谓低介电常数膜，是指介电常数在4.0以下的膜，所谓高介电常数膜，是指介电常数比该低介电常数膜的介电常数高的膜。
(实施方案1)
在实施方案1中，在由低介电常数膜组成的绝缘膜内形成有开口，在该开口部分内形成有MIM电容器。
图1～图9示出了本发明实施方案1的半导体器件制造工序的断面图。下面对实施方案1的半导体器件的制造方法加以说明。
首先，如图1所示，在低介电常数膜11上形成介电常数比该低介电常数膜11高的高介电常数膜12。其后，通过金属镶嵌工序，在低介电常数膜11以及高介电常数膜12内，形成例如由铜组成的通孔13以及第1布线14。接着，通过溅射，在第1布线14以及高介电常数膜12上，形成例如由SiN膜组成的铜扩散防止膜15，在该铜扩散防止膜15上形成低介电常数的绝缘膜16。在此，绝缘膜16的厚度例如是270nm。
以下，如图2所示，在绝缘膜16上涂布抗蚀剂膜17，该抗蚀剂膜17通过光刻形成图案。把形成有该光刻图案的抗蚀剂膜17作为掩模，用RIE(反应性离子蚀刻)使绝缘膜16形成图案，从而形成开口部分18。其后，除去抗蚀剂膜17。
接着，如图3所示，通过溅射，在开口部分18内以及绝缘膜16上，形成例如由TiN膜组成的下部电极膜19，在该下部电极膜19上，形成例如由Ta2O5组成的介质20。在该介质膜20上形成例如由TiN膜组成的上部电极膜21。在此，下部电极膜19的厚度例如是60nm，介质膜20的厚度例如是50nm，上部电极膜21的厚度例如是50nm。
接着，如图4所示，在上部电极膜21上涂布抗蚀剂膜22，通过光刻使该抗蚀剂膜22形成图案。其后，把该形成有图案的抗蚀剂膜22作为掩模，用RIE在上部电极膜21上形成图案。在此，如此形成上部电极膜21，使其保留在开口部分18内。其后，除去抗蚀剂膜22。
以下，如图5所示，在上部电极膜21以及介质膜20上涂布抗蚀剂膜23，通过光刻使该抗蚀剂膜23形成图案。其后，把形成有该图案的抗蚀剂膜23作为掩模，用RIE形成介质膜20以及下部电极膜19的图案。在此，形成介质膜20以及下部电极膜19的图案，使得其表面积，例如比上部电极膜21表面积大，并且保留在开口部分18内。结果，在开口部分18内，形成由下部电极膜19和介质膜20和上部电极膜21组成的MIM电容器24。其后，除去抗蚀剂膜23。
以下，如图6所示，通过PECVD(等离子体增强化学汽相淀积)，在开口部分18内以及绝缘膜16上形成第1层间膜25。在此，第1层间膜25，由例如SiO2膜那样的高介电常数膜组成，但只要是在低温下形成并且可以CMP的绝缘膜，就没有限制。
以下，如图7所示，通过CMP(化学机械抛光)，平坦化第1层间膜25，直至绝缘膜16的表面露出。在此，希望在电容器24上确保500至1000的余量X，使得电容器24的表面不露出。即，只要使由下部电极膜19、介质膜20、上部电极膜21组成的电容器24的膜厚度比绝缘膜16的膜厚度薄即可。
以下，如图8所示，在第1层间膜25以及绝缘膜16上形成第2层间膜26，在该第2层间膜26上形成第3层间膜27。在此，第2层间膜26由低介电常数膜，例如FSG(氟旋涂玻璃)膜组成，第3层间膜27由高介电常数膜，例如SiO2膜组成。
以下，如图9所示，除去第1、第2、第3层间膜25、26、27等，形成通孔以及布线用的沟槽。接着，在通孔以及布线用的沟槽内淀积势垒金属层(未图示)，在该势垒金属层上通过电镀淀积铜膜。接着，采用CMP平面化势垒金属层以及铜膜，形成通孔28a、28b、28c以及第2布线29a、29b、29c。在此，通孔28a以及第2布线29a与电容器24的下部电极膜19连接，通孔28b以及第2布线29b与电容器24的上部电极膜21连接，通孔28c以及第2布线29c与第1布线14连接。其后，在第3层间膜27以及第2布线29a、29b、29c上形成扩散防止膜30。
图10是展示本发明的实施方案1的半导体器件的平面图。如图10所示，在绝缘膜16内形成开口部分18，在该开口部分18内形成有电容器24。由此，电容器24被绝缘膜16包围，在开口部分18内的间隙之间形成第1层间膜25。此外，图7是沿着图10所示的VII-VII线的半导体器件的断面图。
如果采用上述第1实施方案，则在形成于电容器24上的第1层间膜25中，使用即使采用CMP也难以产生裂纹的膜(例如高介电常数膜)。因此，用CMP，可以平坦化电容器24上的第1层间膜25的表面。
此外，在绝缘膜16内形成开口部分18，在该开口部分18内形成电容器24。因此，电容器24成为以绝缘膜16包围的状态。因而，因为只在开口部分18内形成高介电常数的第1层间膜25，所以可以降低布线间的寄生电容。
此外，在通孔28a、28b、28c以及第2布线29a、29b、29c周围的大部分上，设置有作为低介电常数膜的第2层间膜26。因而，可以进一步降低布线间寄生电容。
此外，因为在电容器24的周围设置有绝缘膜16，所以可以减小由于电容器24而产生的高差。即，在电容器24上形成第1层间膜25时，难以在第1层间膜25上反映电容器24的形状。因而，与以往相比，更容易平坦化电容器24上的第1层间膜25的表面。
此外，因为用低介电常数膜形成绝缘膜16，所以可以进一步降低布线间电容。
此外，在电容器24之下形成有铜扩散防止膜15。因此，可以防止从第2布线29a、29b、29c以及通孔28a、28b、28c，向形成于电容器24下的元件(未图示)的铜污染。
此外，当用CMP平坦化第1层间膜25时，通过确保余量X，可以防止电容器24表面的损坏，可以提高电容器24的性能。
此外，第1层间膜25，也可以是通过涂布形成的有机绝缘膜。这种情况下，因为可以在涂覆时使有机绝缘膜较为平坦，所以可以省略图7所示的CMP平坦化工序。因而，可以在第1层间膜25中，使用由于CMP的限制不能使用的低介电常数膜。如果在第1层间膜25中使用涂覆型的膜，则不仅可以减少工序数，而且可以进一步降低布线间的电容。
此外，在图7的工序中，如果通过CMP，第1层间膜25的表面已平坦，则也可以不进行直至绝缘膜16的表面露出的，对该第1层间膜25的平坦化。但是，因为高介电常数的第1层间膜25的残留量的减少可以降低布线间的电容，所以希望通过平坦化第1层间膜25使绝缘膜16的表面露出。
此外，在实施方案1中，为了保护电容器24，可以在电容器24上形成铜扩散防止膜如下。首先，如图5所示，形成电容器24。接着，如图11所示，在电容器24以及绝缘膜15上形成铜扩散防止膜31，在该铜扩散防止膜31上形成第1层间膜25。接着，如图12所示，通过CMP，平坦化第1层间膜25直至绝缘膜16的表面露出。其后，经过和实施方案1一样的工序，形成图13所示的构造。如果采用此构造，因为在电容器24上形成有铜扩散防止膜31，所以可以防止从第2布线29a、29b、29c以及通孔28a、28b、28c，向电容器24的介质膜20的铜污染。
(实施方案2)
实施方案2，是用铜扩散防止膜形成带有开口部分的绝缘膜的例子。
图14至图22是展示本发明的实施方案2的半导体器件的制造工序的断面图。以下，说明实施方案2的半导体器件的制造方法。在实施方案2的半导体器件制造方法中，省略说明和上述实施方案1的半导体器件的制造方法一样的工序，只说明不同的工序。
首先，如图14所示，和实施方案1一样，在低介电常数膜11以及高介电常数膜12内，形成例如由铜组成的通孔13以及第1布线14。接着，采用溅射，在第1布线14以及高介电常数膜12上，形成例如由SiN膜组成的铜扩散防止膜15。在此，铜扩散防止膜15的厚度例如是270nm。
接着，如图15所示，在铜扩散防止膜15上涂布抗蚀剂膜17，该抗蚀剂膜17通过光刻形成图案。把形成有图案的抗蚀剂膜17作为掩模，用RIE形成铜扩散防止膜15图案，由此形成开口部分18。其后，除去抗蚀剂膜17。
接着，如图16所示，通过溅射，在开口部分18内以及铜扩散防止膜15上形成由例如TiN膜组成的下部电极膜19，在该下部电极膜19上形成由例如Ta2O5组成的介质膜20，在该介质膜20上形成例如由TiN组成的上部电极膜21。在此，下部电极膜19的膜厚度例如是60nm，介质膜20的膜厚度例如是50nm，上部电极膜21的膜厚度例如是50nm。
接着，如图17所示，在上部电极膜21上涂布抗蚀剂膜22，通过光刻使该抗蚀剂膜22形成图案。其后，把形成有该图案的抗蚀剂膜22作为掩模，用RIE形成上部电极膜21的图案。在此，被形成的上部电极膜21的图案只形成在开口部分18内。其后，除去抗蚀剂膜22。
接着，如图18所示，在上部电极膜21以及介电常数膜22上涂布抗蚀剂膜23，通过光刻使该抗蚀剂膜23形成图案。其后，把形成有该图案的抗蚀剂膜23作为掩模，用RIE形成介质膜20以及下部电极膜19的图案。在此，形成介质膜20以及下部电极膜19的图案比上部电极21的面积大，并且只被保留在开口部分18内。结果，在开口部分18上，形成由下部电极膜19和介质膜20和上部电极膜21组成的MIM电容器24。其后，除去抗蚀剂膜23。
接着，如图19所示，用PECVD，在开口部分18内以及铜扩散防止膜15上形成第1层间膜25。在此，第1层间膜25，由例如SiO2那样的高介电常数膜组成，但如果是可以在低温下形成的CMP绝缘膜，则并没有限定。
接着，如图20所示，采用CMP，平坦化第1层间膜25，直至铜扩散防止膜15的表面露出。在此，希望在电容器24上确保500至1000的余量X，使得电容器24的表面不露出。即，只要由下部电极膜19、介质膜20、上部电极膜21组成的电容器24的膜厚度，比铜扩散防止膜15的厚度薄即可。
接着，如图21所示，在上述第1层间膜25以及铜扩散防止膜15上形成第2层间膜26，在该第2层间膜26上形成第3层间膜27。在此，第2层间膜26由例如FSG膜那样的低介电常数膜组成，第3层间膜27由例如SiO2膜那样的高介电常数膜组成。
接着，如图22所示，和实施方案1一样，在形成通孔28a、28b、28c以及第2布线29a、29b、29c之后，形成铜扩散防止膜30。
如果采用上述第2实施方案，则可以得到和实施方案1一样的效果。
此外，在实施方案2中，在铜扩散防止膜15上形成有开口部分18。即，没有设置新的用于形成开口部分18的膜(在实施方案1中的绝缘膜16)，而是利用铜扩散防止膜15。因此，与实施方案1相比还可以减少制造工序数。
此外，在上述第2实施方案中，为了保护电容器24，还可如以下那样在电容器24上形成铜扩散防止膜。首先，如图18所示，形成电容器24。接着，如图23所示，在电容器24以及铜扩散防止膜15上形成铜扩散防止膜31，在该铜扩散防止膜31上形成第1层间膜25。接着，如图24所示，通过CMP，平坦化第1层间膜25直至铜扩散防止膜15的表面露出。其后，经由和上述实施方案2一样的工序，形成图25所示的构造。如果采用该构造，因为在电容器24上形成有铜扩散防止膜31，所以可以防止从第2布线29a、29b、29c以及通孔28a、28b、28c对电容器24的介质膜20的铜污染。
(实施方案3)
第3实施方案，是用铜扩散防止膜和低介电常数膜的叠层膜形成带有开口部分的绝缘膜。
图26至图34展示本发明的实施方案3的半导体器件的制造工序的断面图。以下，说明实施方案3的半导体器件的制造方法。在实施方案3的半导体器件的制造方法中，省略说明和上述实施方案1的半导体器件的制造方法一样的工序，只说明不同的工序。
首先，如图26所示，和实施方案1一样，在低介电常数膜11以及高介电常数膜12内，形成例如由铜组成的通孔13以及第1布线14。接着，通过溅射，在第1布线14以及高介电常数膜12上，形成例如由SiN膜组成的铜扩散防止膜15，在该铜扩散防止膜15上形成作为低介电常数的绝缘膜16。在此，铜扩散防止膜15和绝缘膜16的合计膜厚度例如是270nm。
接着，如图27所示，在绝缘膜16上涂布抗蚀剂膜17，用光刻使抗蚀剂膜17形成图案。把形成有图案的抗蚀剂膜17作为掩模，用RIE形成铜扩散防止膜15以及绝缘膜16的图案，由此形成开口部分18。其后，除去抗蚀剂膜17。
接着，如图28所示，通过溅射，在开口部分18内以及绝缘膜16上形成例如由TiN膜组成的下部电极膜19，在该下部电极膜19上形成有例如由Ta2O5膜组成的介质膜20，在该介质膜20上形成例如由TiN膜组成的上部电极膜21。在此，下部电极膜19的厚度例如是60nm，介质膜20的厚度例如是50nm，上部电极膜21的厚度例如是50nm。
接着，如图29所示，在上部电极膜21上涂布抗蚀剂膜22，光刻该抗蚀剂膜22形成图案。其后，把形成有图案的抗蚀剂膜22作为掩模，用RIE形成上部电极膜21的图案。在此，形成上部电极膜21的图案，残留在开口部分18内。其后，除去抗蚀剂膜22。
接着，如图30所示，在上部电极膜21以及介质膜20上涂布抗蚀剂膜23，通过光刻使该抗蚀剂膜23形成图案。其后，把形成有图案的抗蚀剂膜23作为掩模，用RIE形成介质膜20以及下部电极膜19的图案。在此，形成介质膜20以及下部电极19的图案，使得比上部电极膜21表面积大并且残留在开口部分18内。其结果，在开口部分18内，形成由下部电极膜19和介质膜20和上部电极膜21组成的MIM电容器24。其后，除去抗蚀剂膜23。
接着，如图31所示，用PECVD，在开口部分18内以及绝缘膜16上形成第1层间膜25。在此，第1层间膜25，例如由SiO2膜那样的高介电常数膜组成，但如果是可以在低温下形成的CMP绝缘膜，则没有限制。
接着，如图32所示，用CMP平坦化第1层间膜25，直至绝缘膜16的表面露出。在此，希望在电容器24上确保500至1000的余量X，使得电容器24的表面不露出。即，只要使由下部电极膜19、介质膜20、上部电极21组成的电容器24的膜厚度，比绝缘膜16和铜扩散防止膜15的合计厚度还薄就行。
接着，如图33所示，在第1层间膜25以及绝缘膜16上形成第2层间膜26，在该第2层间膜26上形成第3层间膜27。在此，第2层间膜26由例如FSG膜那样的低介电常数膜组成，第3层间膜27例如由SiO2那样的高介电常数膜组成。
接着，如图34所示，和实施方案1一样，在形成通孔28a、28b、28c以及第2布线29a、29b、29c后，形成铜扩散防止膜30。
如果采用实施方案3，则可以得到和实施方案1一样的效果。
此外，除去高介电常数膜的铜扩散防止膜15和被形成在该铜扩散防止膜上的低介电常数膜的绝缘膜16的叠层膜，形成开口部分18。因此，在电容器24的周围，不仅存在高介电常数膜，而且存在低介电常数膜。因而，与实施方案2相比可以降低布线间的电容。
此外，在实施方案3中，为了保护电容器24，也可以如以下那样在电容器24上形成铜扩散防止膜。首先，如图30所示，形成电容器24。接着，如图35所示，在电容器24以及绝缘膜16上形成铜扩散防止膜31，在该铜扩散防止膜31上形成第1层间膜25。接着，如图36所示，用CMP平坦化第1层间膜25，直至绝缘膜16的表面露出。其后，经由和上述实施方案3一样的工序，形成图37所示的构造。如果采用该构造，因为可以在电容器24上形成铜扩散防止膜31，所以可以防止从第2布线29a、29b、29c以及通孔28a、28b、28c向电容器24的介质膜20的铜污染。
本领域普通技术人员能容易得出其他优点和改进。因此，本发明在其广义方面不限于此处所叙述的具体细节和各实施方案。因而，可以对本发明作出各种改型而不会脱离后附权利要求书所限定的总的发明构思的精神或范围。

Claims (19)

1.一种半导体器件，包含：
第1绝缘膜，带有开口部分；
电容器，被有选择地形成在上述开口部分内；
第2绝缘膜，至少被形成在上述开口部分内；
第3绝缘膜，被形成在上述第2绝缘膜上。
2.权利要求1所述的半导体器件，进一步包含：
扩散防止膜，被形成在上述第1绝缘膜以及上述电容器之下。
3.权利要求1所述的半导体器件，进一步包含：
扩散防止膜，被形成在上述电容器和上述第2绝缘膜之间。
4.权利要求1所述的半导体器件，进一步包含：
第1扩散防止膜，被形成在上述第1绝缘膜以及上述电容器之下；
第2扩散防止膜，被形成在上述电容器和上述第2绝缘膜之间。
5.权利要求1所述的半导体器件，
上述第1绝缘膜，是低介电常数膜、扩散防止膜、扩散防止膜和低介电常数膜的叠层膜之一。
6.权利要求1所述的半导体器件，
上述第3绝缘膜是低介电常数膜，
上述第2绝缘膜是比上述第3绝缘膜介电常数高的膜。
7.权利要求1所述的半导体器件，
上述第2绝缘膜是通过涂布形成的有机绝缘膜。
8.权利要求1所述的半导体器件，
上述电容器的膜厚度，比上述第1绝缘膜的膜厚度还薄。
9.权利要求1所述的半导体器件，
上述第2绝缘膜，只被形成在上述开口部分内。
10.权利要求1所述的半导体器件，
上述第1绝缘膜，包围上述电容器。
11.一种半导体器件的制造方法，包含：
形成第1绝缘膜的工序；
有选择地除去上述第1绝缘膜，形成开口部分的工序；
有选择地在上述开口部分内形成上述电容器的工序；
至少在上述开口部分内形成第2绝缘膜的工序；
在上述第2绝缘膜上形成第3绝缘膜的工序。
12.权利要求11所述的半导体器件的制造方法，
上述第1绝缘膜形成在扩散防止膜上。
13.权利要求11所述的半导体器件的制造方法，
在上述电容器和上述第2绝缘膜之间形成扩散防止膜。
14.权利要求11所述的半导体器件的制造方法，
上述第1绝缘膜形成在第1扩散防止膜上，
在上述电容器和上述第2绝缘膜之间形成第2扩散防止膜。
15.权利要求11所述的半导体器件的制造方法，
上述第1绝缘膜，是低介电常数膜、扩散防止膜、扩散防止膜和低介电常数膜的叠层膜之一。
16.权利要求11所述的半导体器件的制造方法，
上述第3绝缘膜是低介电常数膜，
上述第2绝缘膜是比上述第3绝缘膜介电常数高的膜。
17.权利要求11所述的半导体器件的制造方法，
上述第2绝缘膜，是通过涂布形成的有机绝缘膜。
18.权利要求11所述的半导体器件的制造方法，
上述电容器的膜厚度，比上述第1绝缘膜的厚度还薄。
19.权利要求11所述的半导体器件的制造方法，
上述第2绝缘膜，只形成在上述开口部分内。
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