CN1183770C - 视频信号编码***控制器 - Google Patents

Abstract

用在视频信号编码***中的一种控制器，包括：一个状态机，用于响应当前编码的图象的类型及指示一个信号，生成包含多个控制信号的一个控制序列；一个算术单元，响应该控制序列，根据当前编码的宏块的序号及预定的初始常数值进行计算；为图象中的各宏块生成一组控制值；以及一个存储器与输入/输出单元，用于存储初始常数值，将初始常数值提供给算术单元，存储该算术单元上确定的一组控制值，及提供该组控制值以用于视频信号的编码。

Description

视频信号编码***控制器

技术领域

本发明涉及用在视频信号编码***中的控制器；而更具体地涉及通过确定一量化参数来防止缓冲器的上溢或下溢以控制来自编码***的数据量，并且还确定该编码***的帧间/帧内与场/帧DCT(离散余弦变换)模式的控制器。

背景技术

随着通信与集成电路技术的新进展，数字化视频信号的传输已成为常见的现实。当以数字形式表示包含一序列图像“帧”的图像信号时，便会生成供传输的可观的数据量，尤其是在高清晰度电视***的情况中。然而，由于一条传统传输信道可供利用的频带宽度是有限的，为了通过它来传输可观的数字数据量，不可避免地要利用减少传输数据量但不损失图像的主观质量的压缩技术。这方面，过去数十年中已产生若干种用于数字视频信号压缩的国际标准，并且还有许多当前正在开发。这些标准之一便是作为国际标准化组织(ISO)与国际电工技术委员会(IEC)的联合技术委员会的一部分的电影专家组(MPEG)开发的ISO/IECMPEG标准。该标准规定了压缩的比特流的语法以及解码方法，但留有可观的余地以容许编码***中所采用的算法中的变化。由于本发明是旨在用于这一编码***中的，为了便于理解本发明，下面将说明MPEG视频压缩算法的一些相关方面。然而，必须指出，本发明也能应用于具有直接与本发明相关的某些MPEG算法的特征的其它视频编码算法。

一个MPEG视频序列可分成连续的图象或帧的集合，各集合称作一个图象组(GOP)。各GOP包含多个图象，各图象又细分成片。再进一步，各片由若干宏块(MB)构成，而各MB则由四个8×8的亮度块及两个8×8的色度块构成。

在一个GOP中可出现三种图象，第一种图象，即帧内模式图象或I图象，是与任何其它图象无关地压缩的。另外两种图象为预测运动补偿图象(P图象)与双向运动补偿图象(B图象)。

运动补偿为消除连续图象之间的冗余的一种压缩方法。在MPEG中，将各MB与参照帧中同一总空间位置中的16×16区进行比较。利用过去的一个单一的前面的帧作为参照帧进行预测运动补偿的帧为P图象。这种预测称作时间上向前预测。在B图象中，除了时间上向前预测还采用时间上向后预测。在I图象中，所有宏块是以帧内模式编码的，即用其本身而不考虑运动补偿加以编码。在P图象与B图象中，各宏块可以用帧内模式或者用帧间模式编码，其中帧间模式中的宏块是采用运动补偿编码的，为了为宏块选择两种编码模式中的一种，首先计算VAR与VAROR如下：

$\mathrm{VAR}=\frac{\underset{i=1}{\overset{16}{\mathrm{\Σ}}}\underset{j=1}{\overset{16}{\mathrm{\Σ}}}[O(i,j)-S(i,j){]}^2}{256}---(\mathrm{Eq}.1A)$

$\mathrm{VAROR}=\frac{\underset{i=1}{\overset{16}{\mathrm{\Σ}}}\underset{j=1}{\overset{16}{\mathrm{\Σ}}}O{(i,j)}^2-\mathrm{ave}\left[O(i,j)\right]}{256}---(\mathrm{Eq}.1B)$

其中O(i，j)与S(i，j)分别表示待编码的原始宏块中的象素值与采用传统运动补偿法重构的宏块中的象素值；而ave[O(i，j)]则为宏块中的O(i，j)的平均值。必须指出，VAR与VAROR分别与采用帧间与帧内模式编码该宏块中所得出的数据量相关。如图5中所示，帧间/帧内模式是根据VAR与VAROR之值决定的。

在MPEG与若干其它压缩标准中，采用了离散余弦变换(DCT)，在利用隔行扫描来定义一帧的MPEG编码过程中可以有选择地采用两种DCT，即基于场的及基于帧的DCT。将构成一帧的水平行分成一个奇数与一个偶数场，其中的偶数行(行2，4，6…)构成偶数场，而奇数行(行1，3，5…)则构成奇数场。一个数字化隔行视频信号可用“场模式”或“帧模式”压缩。在场模式中，各帧是分成独立处理的偶数与奇数场的。在帧模式中，是通过交错对应的偶数与奇数场的行将两个场作为一个单一的帧处理的。对于视频压缩，这两种选择都不是完全令人满意的。由于每一帧具有存在于一个给定的图像的一个场中的行数的两倍，样本之间将具有较多的相关性，从而增加了可压缩性。然而，在详细的运动区中，帧模式处理受到交错偶数与奇数场引发的过高垂直频率的困扰。

对于DCT，场/帧DCT模式是在宏块的基础上选择的。利用下式来说明确定DCT模式的标准之一(见Test Model4，ISO_IEC/JTC1/SC29/WG11MPEG93/225)。

$\mathrm{VAR}1=\underset{i=1}{\overset{15}{\mathrm{\Σ}}}\underset{j=1}{\overset{15}{\mathrm{\Σ}}}{[O(i,j)-O(i,j+1)]}^2---(\mathrm{Eq}.2A)$

$\mathrm{VAR}2=\underset{i=1}{\overset{16}{\mathrm{\Σ}}}\underset{j=1}{\overset{14}{\mathrm{\Σ}}}{[O(i,j)-O(i,j+2)]}^2---(\mathrm{Eq}.2B)$

对于其VAR1大于VAR2的宏块，采用以帧为基础的DCT，反之亦然。

由基于场或基于帧的DCT得到的DCT系数必须经过量化。量化是通过用Wmn×QP去除一块DCT系数达到的，其中Wmn表示一个加权因子矩阵而QP则为一个量化参数。加权因子使较粗糙的量化作用在视觉上较不显著的系数上。量化参数QP的作用为在图象质量与比特率之间进行折衷。QP可在一个图象内的MB之间变化。由于这一称作自适应量化的特征，各帧的不同区域能用不同的量化步长量化。

量化之后，采用诸如Huffman编码等可变长度编码(VLC)编码量化的系数。取决于视频信号的特征，从VLC得出的数据量随时间变化。因此，需要一种速率控制方法来将编码的数据调节到给定的传输率上。如上所述，这一速率控制器的作用为主要根据诸如缓冲器的充满程序及输入图像的活动来改变量化参数QP以控制编码数据量。

下面描述通过在宏块基础上对量化参数进行适配来控制比特率的方案之一。整个过程在三步中完成：目标比特分配；速率控制；及自适应量化。在第一步中，估算可用来编码下一帧的比特数。在第二步中，用一个虚拟缓冲器来为各宏块确定量化参数的一个参照值。最后，根据该宏块中的空间活动来调整量化参数的参照值以导出量化参数。下面更详细地描述各该步骤。

<第一步骤：位分配>

编码了一定类型的一个图象(I，P或B图象)之后，更新一个相应的“总体复杂性测度”(X_i，X_p或X_b)如下：

X_i＝S_i×Q_i                                (Eq.3A)

X_p＝S_p×Q_p                                (Eq.3B)

X_b＝S_b×Q_b                                (Eq.3C)

其中S_i，S_p或S_b表示通过编码对应的图象所生成的比特数，而Q_i，Q_p或Q_b为通过为该图象中的所有宏块求出实际量化参数值的平均值而计算出的平均量化参数。

在编码过程开始时，将复杂性测度的初始常数值确定为：

X_i＝160×BIT_RATE/115                    (Eq.3D)

X_p＝60×BIT_RATE/115                     (Eq.3E)

X_b＝42×BIT_RATE/115                     (Eq.3F)

其中，BIT_RATE的值为以比特/秒测定的一个预定常数。

确定了X_i，X_p或X_b之后，便事先确定一个目标比特数，即在编码下一图象中生成的估算的比特数。

一个I、P或B图象的目标比特数(T_i，T_p或T_b)计算为：

$T_i=\max [\frac{R}{1+\frac{N_p\&times;X_p}{X_i\&times;K_p}+\frac{N_b\&times;X_b}{X_i\&times;K_b}},\frac{\mathrm{BITRATE}}{8\&times;\mathrm{PICTURE}\_\mathrm{RATE}}]---(\mathrm{Eq}.4A)$

$T_p=\max [\frac{R}{N_p+\frac{N_b\&times;K_p\&times;X_b}{K_b\&times;X_p}},\frac{\mathrm{BITRATE}}{8\&times;\mathrm{PICTURE}\_\mathrm{RATE}}]---(\mathrm{Eq}.4B)$

$T_b=\max [\frac{R}{N_b+\frac{N_p\&times;K_b\&times;X_p}{K_p\&times;X_b}},\frac{\mathrm{BITRATE}}{8\&times;\mathrm{PICTURE}\_\mathrm{RATE}}]---(\mathrm{Eq}.4C)$

其中，K_p与K_b为预定的常数。

R为分配给当前GOP的剩余比特数，并在编码一个图象之后更新如下：

R＝R-S_i(or S_p or S_b)                  (Eq.5)

其中，S_i(或S_p或S_b)为刚编码的帧中所生成的位数，下标i，p或b表示帧的类型。编码一个GOP中的第一个图象之前的R的值确定为：

R＝G+R                             (Eq.6A)

G＝BIT_RATE×N/PICTURE_RATE        (Eq.6B)

其中，N为表示该GOP中的图象数的常量，而PICTURE_RATE的值为一个预定的常数。在编码过程开始时，R的初始常数值为0。

在式4A至4C中，N_p与N_b为剩余在当前GOP中的P图象与B图象的数目。因此，在一个GOP开始时，N_p与N_b分别为包含在该GOP中的P图象与B图象的总数。

<第二步骤：速率控制>在本步骤中，根据虚拟缓冲器的概念为各宏块计算一个参照量化参数。在编码宏块j之前，取决于图象的类型确定虚拟缓冲器的充满程度如下：

$d_i^i=d_0^i+B_{j-1}-\frac{T_i\&times;(j-1)}{\mathrm{MB}\_\mathrm{cnt}}---(\mathrm{Eq}.7A)$

$d_j^p=d_0^p+B_{j-1}-\frac{T_p\&times;(j-1)}{\mathrm{MB}\_\mathrm{cnt}}---(\mathrm{Eq}.7B)$

$d_j^b=d_0^b+B_{j-1}-\frac{T_b\&times;(j-1)}{\mathrm{MB}\_\mathrm{cnt}}---(\mathrm{Eq}.7C)$

其中，d₀ ⁱ、d₀ ^p与d₀ ^b表示相应图象类型的一个图象开始时的虚拟缓冲器的充满程度；B_j为通过编码到并包含宏块j的当前图象中的所有宏块时所生成的位数；MB_cnt为图象中的宏块数；而d_j ⁱ、d_j ^p与d_j ^b

则为相应的图象类型的宏块j上的虚拟缓冲器的充满程度。

将该图象结束时的虚拟缓冲器的最终充满程度(即在j＝MB_cnt时的d_j、d_j、d_j)用作编码同一类型的下一图象的d₀、d₀与d₀。

然后，将宏块j的参照量化参数(Q_j)确定如下：

Q_j＝(d_j×31)/r                        (Eq.8)

其中，r＝2×BITE_RATE/PICTURE_RATE，而d_j为虚拟缓冲器的充满程度。

在编码过程开始时，虚拟缓冲器的充满程度值为：

d₀ ⁱ＝10×r/31               (Eq.7D)

d₀ ^p＝K_pd₀ ⁱ                  (Eq.7E)

d₀ ^b＝K_bd₀ ⁱ                  (Eq.7F)

<第三步骤：自适应量化>

在本步骤中，根据图象的空间活动从参照量化参数中计算实际上用在量化各宏块中的Mquant(修正的量化参数)。

宏块j的空间活动的计算是由应用帧内象素值的宏块j的帧组成的四个亮度块与场组成的四个块来实现的，如下：

act_i＝1+min(var_sblk)                     (Eq.9)

        sblk＝1to8

其中

$\mathrm{var}\_\mathrm{sblk}=\frac{1}{64}\underset{k=1}{\overset{64}{\mathrm{\&Sigma;}}}{(P_k-P_{\mathrm{mean}})}^2---(\mathrm{Eq}.10)$

及

$P_{\mathrm{mean}}=\frac{1}{64}\underset{k=1}{\overset{64}{\mathrm{\&Sigma;}}}{P}_k---(\mathrm{Eq}.11)$

P_k为原始块中的象素值。在帧组成的块的情况中，一块由8个接连的行组成，而在场组成的块的情况中，分开奇数场与偶数场的行来构成分离的块。

然后，确定归一化actj(N_actj)为

$N\_{\mathrm{act}}_j=\frac{2\&times;{\mathrm{act}}_j+\mathrm{avg}\_\mathrm{act}}{{\mathrm{act}}_j+2\&times;\mathrm{avg}\_\mathrm{act}}---(\mathrm{Eq}.12)$

其中，avg_act为最后图象的act_j的平均值。第一图象的avg_act为400。

此后，最终确定Mquant如下：

Mquant_j＝Q_j×N_act_j.                         (Eq.13)

从Mquant_j的最终值中截取1到31范围内的值并将其应用在量化过程中。

这样做，如果从编码过程中得出的位数超过一个预定的值(馈送给缓冲器的数据增加)，便增加量化步长，反之亦然，从而使缓冲器充满程度达到一定水平。

上述三项任务，即帧间/帧内与场/帧DCT模式以及量化参数确定，涉及一系列数学过程。虽然这些作业可用一个通用处理器来完成，但从成本与速度考虑，设计一种专用于这些任务的电路是有利的。

发明内容

本发明的主要目的为提供一种计算量化参数及确定帧间/帧内模式与场/帧DCT模式的控制器的结构与操作方法。

按照本发明，提供了一种用于在视频信号编码***中确定帧间/帧内模式、场/帧DCT模式及量化参数的控制器，其中该视频信号包含许多GOP，GOP中的每个分类成三种类型的图象，各图象分成许多宏块，并且该编码***在宏块的基础上编码视频信号，该控制器包括：

一个状态机，其响应当前编码的图象类型及一个表示该控制器上完成的是基于图象的操作还是基于宏块的操作的指示信号而生成一个控制序列，该控制系列包含多个控制信号；

一个算术单元，用于响应所述的控制序列，根据当前编码的宏块的序号及预定的初始常数值进行计算，从而为图象中的各宏块生成一组控制值，该组控制值指明帧间/帧内模式、场/帧DCT模式及量化参数；以及

一个存储器与输入/输出单元，用于存储初始常数值，将初始常数值提供给算术单元，存储所述算术单元上确定的一组控制值，及提供这些控制值以用于视频信号的编码

其中该算术单元包括：

一个第一输入装置，用于从第一组输入值中选择一个第一输入值；

一个第二输入装置，用于从第二组输入值中选择一个第二输入值，第二组中包含在第一输入装置上选择的第一输入值；

一个第一与一个第二寄存器，分别用于存储第一与第二输入值；

一个计算装置，用于执行加法、减法、乘法、除法，借此提供包括加法结果、乘法结果、减法结果、除法结果的一组计算结果；

一个选择装置，用于会同所述计算装置执行第一与第二输入值的比较，并选择所述的计算结果及比较结果之一；以及

一个输出装置，用于将所选择的计算结果或第一输入值作为输入值之一提供给第二输入装置或者提供给存储器与I/O装置。

在优选实施例中，所述存储器与输入/输出单元包括：一个存储器装置，其中存储有初始常数值及控制值；一个读取装置，用于响应控制序列提供控制值；以及一个写入装置，用于响应控制序列，将控制值输入到及存储在存储器装置上。

在优选实施例中，该控制序列包括：写地址信号，它指示存储器装置中存储初始常数值及控制值的单元；写启动信号，它在将初始常数值或控制值之一存储在存储器装置上时进入活跃状态；以及读地址信号，它指示从其中提供初始常数值及控制值的存储器装置的单元。

在优选实施例中，所述算术单元还生成在计算过程中得出的暂时值；这些暂时值进一步存储在存储器装置上；所述读取装置进一步响应控制序列将暂时值提供给算术单元；以及所述写入装置进一步响应控制序列将暂时值输入到及存储在存储器装置上。

在优选实施例中，该控制序列包含：写地址信号，它指示存储器装置中存储初始常数值、控制值及暂时值的单元；写启动信号，它在将初始常数值、控制值或暂时值之一存储在存储器装置上时，进入活跃状态；以及读地址信号，它指示从其中提供初始常数值及控制值供在编码视频信号中使用，及从其中将暂时值提供给算术单元的存储器装置中的单元。

在优选实施例中，该计算装置包括：用于提供第一与第二输入值的相加结果的装置；用于提供从第一输入值减去第一输入值的减法结果的装置，减法结果由一个符号及一个绝对值构成；用于提供第一与第二输入值的相乘结果的装置；用于从除法开始时起经过一个预定的延迟量之后，提供第一输入值除以第二输入值的除法结果的装置。

在本发明的优选实施例中，该控制序列还包含：一个第一与一个第二输入选择信号，第一与第二输入装置分别对它们作出响应，选择第一与第二输入值；一个第一与一个第二寄存器启动信号，第一与第二寄存器分别对它们作出响应，存储第一与第二输入值；一个加法控制信号，通知加法装置是否进一步在加法结果上增加一；一个除法启动信号，除法装置对其作出响应启动除法；一个除法结果输出信号，表示在除法装置上何时输出除法结果；一个操作选择信号，选择装置对其作出响应选择计算结果之一，其中如果选择了比较结果，选择装置便响应操作信号及减法结果的符号，选择第一或第二输入值；以及一个选择信号，输出装置对其作出响应，将所选择的计算结果或第一输入值作为输入值之一提供给第二输入装置，或者提供给存储器与I/O装置。

附图说明

从下面结合附图给出的较佳实施例的描述中，本发明的上述及其它目的与特征将是显而易见的，附图中：

图1示出采用本发明的控制器的视频信号编码***的方框图；

图2描绘本发明的控制器的详细方框图；

图3表示图2中所示的存储器与I/O单元的方框图；

图4提供图2中所示的算术单元的方框图；以及

图5示出利用VAR与VAROR确定帧间/帧内模式的方法。

具体实施方式

参见图1，其中示出了采用本发明的控制器100的传统视频编码***的方框图，它确定帧间/帧内模式、场/帧DCT模式及量化参数Mquant。

首先，将待编码的视频信号的当前帧数据馈入DPCM部件200与运动补偿(“MC”)部件500。同时将来自MC部件500的预测帧数据馈入DPCM部件200。实际上，在整个编码过程中，视频数据是在宏块的基础上提供与处理的。取决于编码模式，即相关宏块的帧间/帧内模式，在DPCM部件200上将预测的帧数据与当前帧数据之间的差或者当前帧数据本身提供给DCT部件250。在DCT部件250上用诸如DCT变换该差值或当前帧数据，并将变换系数馈入量化(“Q”)部件300及在其中量化。此后，经由两条信号路径传输量化的变换系数：一条导向熵编码器350，在其中，采用诸如行程编码与可变长度编码的组合来编码这些量化的变换系数；而另一条导向逆量化(“IQ”)部件400，然后到逆DCT(“IDCT”)部件450，在其中将量化的变换系数转换回重构的帧数据。将重构的帧数据馈入MC部件500，在其中采用本技术中众所周知的运动估算与补偿法得出预测的帧数据。

将来自熵编码器350的编码数据馈入缓冲器600并传输给一个对应的解码***。

本发明的控制器100的作用为在宏块基础上确定帧间/帧内模式、场/帧DCT模式及量化参数，并提供信号将前两个通知DPCM部件200及后一个通知Q部件300。响应帧间/帧内模式信号，DPCM部件200将预测的帧数据与当前帧数据之间的差(帧间模式)或者当前帧数据本身(帧内模式)提供给DCT部件250。差值或象素值是以8×8的块为单位提供的并为其执行8×8DCT。从DPCM部件200提供给DCT部件250的这些块的格式取决于场/帧DCT模式信号。在帧DCT模式情况中，DPCM部件200提供帧组成的块，而在场DCT模式情况中，则提供场组成的块，使得DCT部件250能根据模式执行基于场或帧的DCT。利用提供给Q部件300的量化参数来调整量化的粗糙性/精细性并借此控制缓冲器600的充满程度。

参见图2，其中示出了图1中所示的控制器100的详细方框图。

在本发明的控制器100上，包含在三种判定中的所有算术计算都是在状态机120及存储器与I/O单元140的协助下在算术单元130上执行的。

提交用来完成这些任务的输入信号。这些输入信号为PIC_SYNC、MBS、CLK、RESET、PIC_TYPE、BUF_FULL以及来自图1中所示的DPCM部件的差数据或当前帧数据，等等。在输入信号中，馈入图2中所示的控制单元110的PIC_SYNC与MBS分别表示各帧与各宏块的起始。RESET与CLK为***控制信号。输入状态机120的PIC_TYPE表示当前处理的帧属于三种图象类型，即I、P或B，中的哪一种。PIC_SYNC、MBS与PIC_TYPE可从输入视频信号流中获得。表示缓冲器600的状态的BUF_FULL是输入到算术单元130中的。

在进行三种判定时必须用到各种初始常数值。这些值是按照***设计预定及输入到本发明的控制器100中的，更具体地，是在控制器100执行计算之前经由L90输入到存储器与I/O单元140中的。在上列各式中，编码过程起始时的X_i、X_p、X_b、R、N_b与N_p的初始常数值以及K_p与K_b的值为这些实例中的一部分。

响应其输入信号，控制单元110生成一对控制信号并将它们提供给状态机120。首先，控制单元110提供表示要在控制器100上完成的是基于图象的操作还是基于宏块的操作的PRCS_PIC_MB，其中基于图象与基于宏块的操作分别对应于上面给出的在每一个图象与每一个宏块上执行的公式。必须指出，基于图象的操作的例子为式3A至3C、4A至4C、5，而基于宏块的操作的例子则为式1A、1B、2A、2B、7A至7C、8至13。其次，控制单元110生成标识当前待处理的宏块的MB_NUM并将其提供给算术单元130。

响应诸如PIC_TYPE及PRCS_PIC_MB等输入信号，状态机120生成一个控制序列流并将其提供给算术单元130及存储器与I/O单元140，借此令算术单元130执行上述公式之一。状态机120可根据在算术单元130上执行的公式编程为生成预定的控制序列。

存储器与I/O单元140在L90上接收与存储来自主处理器(未示出)的初始常数值并在L50上接收与存储来自算术单元130的计算结果。响应经由L80来自状态机120的控制序列，存储器与I/O单元140受到控制在L60上提供初始常数值及包含在计算结果中的暂时值，其中这些暂时值是指从某些公式中得出的计算结果并且也是在计算某些其它公式所需要的以及用前面的宏块(或图象)的值为各宏块(或图象)更新的计算结果而言。在上面的公式中，编码过程进行中T_i、T_p、T_b、R、d_jd_j与d_j的值便是这些例子中的一部分。还控制存储器与I/O单元140输出计算的最终结果，即帧间/帧内、场/帧DCT模式及量化参数到图1中所示的DPCM与Q部件200与300。下面分别参照图3与4给出算术单元130及存储器与I/O单元140的操作的更详尽的描述。

参见图3，其中为图2中所示的存储器与I/O单元140的方框图。

HOST_DATA表示用来在算术单元130上执行公式的初始常数值。式4A至4C中的BIT_RATE、PICTURE_RATE、K_p与K_b、编码过程起始时的X_i、X_p、X_b、R、N_p、N_b、d_o、d_o、与d_o的初始常数值便是作为HOST_DATA提供的这些初始常数的实例。它们是由起存储与提供根据诸如***设计预定的各种初始常数值作用的主处理器提供的。在编码图象序列开始时，所有必要的常数是在L90上经由MUX(多路复用器)166提供给并存储在RAM(随机存取存储器)160中的。当算术单元130在执行上述公式中需要它们中的某一些时，便在L60上将它们从RAM160提供给算术单元130。

还将算术单元130上得出的计算结果经由L50馈送给MUX166并存储在RAM160中。这些计算结果的实例为R、N_p、N_b、T_i、T_p、T_b等。R为用式5的规定所确定的分配给当前GOP的剩余比特数，它是存储在RAM160中并在编码了一帧之后在算术单元130上更新的。N_p与N_b为剩余在当前GOP中的P与B图象的相应数目，它们用在按照式4A至4C计算目标位数T_i、T_p、与T_b中。

ST_WR_ADRS与HOST_WR_ADRS分别为用来将数据，即经由MUX166输入的来自算术单元130的数据及HOST_DATA写入RAM160中的地址信号。ST_WR_EN与HOST_WR_EN为启动信号，它们在数据写入RAM160时进入活跃状态。

当正在将一个初始常数值馈入RAM160时，MUX162、164与166分别选择HOST_WR_ADRS、HOST_WR_EN与HOST_DATA。HOST_WR_ADRS表示要存储该初始常数值的RAM160的地址而HOST_WR_EN则为活跃状态。类似地，当将来自算术单元130的计算结果输入到RAM160中时，MUX162、164与166分别选择ST_WR_ADRS、ST_WR_EN与L50上的数据，ST_WR_ADRS表示要存储计算结果的RAM160的地址而ST_WR_E N则为活跃状态。

RD_ADRS为用于读取存储在RAM160中的数据的地址信号，并将其提供给图1中所示的算术单元130或DPCM或Q部件之一。具体地，初始常数值或在算术单元130上确定的暂时值是从RAM160读取及经由L60提供给算术单元130的。同时，将三种判定的最终结果，即帧间/帧内及场/帧DCT模式与量化参数确定结果Mquant馈送到图1中所示的DPCM与Q部件。

参见图4，其中提供了图2中所示的算术单元130的方框图。

分别将MB_NUM与BUF_FULL从控制单元110与缓冲器600馈送到MUX132a。还将来自DPCM部件200的差数据或当前帧数据馈送到MUX132a。如上所述，初始常数值及暂时值是经由L60从存储器与I/O单元140提供的，更具体地，是从图3中所示的RAM160中提供的。

FR_EXT_SEL、REG_EN_X、REG_EN_Y、CIN、OPERATION_SEL、FEED_BACK_SEL、DIV_START、QUOT_EN、TO_RAM_SEL、WINDOW_PNT与FR_RAM_PNT为包含在从图2中所示的状态机120所提供的控制序列中的控制信号。图4中所示的算术单元130的各种元件是按照该控制序列加以控制来执行算术任务的。下面提出这些控制信号的功能。

(1)FR_RAM_PNT(或WIN_PNT)

在数据输入到桶形移位器131(或136)时有效。FR_RAM_PNT(或WIN_PNT)的值表示输入数据在桶形移位器131(或136)上移位的位数。例如，如果FR_RAM_PNT为“2”，桶形移位器131的输出为其输入的四倍。

(2)FR_EXT_SEL(或FB_SEL)

表示将MUX132a(或132b)的哪一个输入选择并提供给REGISTER(X)133a(或REGISTER(Y)133b)。

(3)REG_EN_X(或REG_EN_Y)

在数据正在存储进REGISTER(X)(或REGISTER(Y))时为有效状态。

(4)CIN、DIV_START、QUOT_START它们是控制计算部件134的信号。

CIN表示ADD(加法器)134a所提供的是来自REGISTER(X)与REGISTER(Y)的两个操作数的相加结果，还是提供进一步将该相加结果增加一的结果。

DIV_START通知DIV(除法器)134d开始除法运算。

QUOT_EN表示何时从DIV134d输出除法结果，即商。应该从DIV134d的等待时间之后，除法开始时起启动一个时钟周期。

注意，对于包含在计算部件134中的其它部件，即ADD134a、SUB(减法器)134b及MUL(乘法器)134c，不使用启动或开始信号。在从REGISTER(X)与/或REGISTER(Y)读取输入到其中的操作数时，ADD、SUB与MUL执行对应的运算而不等待开始信号。还要注意，对于ADD、SUB与MUL，不使用对应于QUOT_EN的信号。在完成计算时，ADD134a、SUB134b及MUL134c立即输出结果，即不延迟便提供结果，但DIV134d经过预定的延迟之后才输出结果。

(5)OP_SEL

向MUX135指示在计算部件134上得出的运算结果之一。计算部件134分别用对应的部件，即ADD134a、SUB134b、MUL134c与DIV134d执行加法、减法、乘法与除法。除了这四种运算之外，计算部件134会同MUX135比较分别来自REGISTER(X)133a与REGISTER(Y)133b的两个操作数A与B。比较是通过首先从操作数(A)中减去另一个(B)然后根据减法结果的符号在MUX135上选择操作数之一来执行的。如图4所示，来自SUB134b的输出的MSB(最高位)或符号位构成OP_SEL的一位，借此影响选择。例如，如果符号为‘+’，则选择A作为MUX135的输出；否则选择B。

(6)TO_RAM_SEL

当正在将来自算术单元130的数据写入RAM160时有效。它还表示将MUX137的两个输入，一个来自MUX132a而另一个来自桶形移位器136，中哪一个提供给RAM160。

下面用按照下列公式计算T_i的一个示范性过程来描述算术单元130的子部件：

$T_i=\max [\frac{R}{1+\frac{N_p\&times;X_p}{X_i\&times;K_p}+\frac{N_b\&times;X_b}{X_i\&times;K_b}},\frac{\mathrm{BITRATE}}{8\&times;P\_\mathrm{RATE}}]$

首先，介绍计算(N_p×X_p)/(X_i×K_p)的过程。该过程包括以下10个步骤。在各步骤中，为完成指派给该步骤的任务而从状态机120提供的控制信号是连同其功能一起说明的。不在各步骤中说明但包含在控制序列中的其余控制信号在“无关”状态中，这意味着这些信号与进行对应的任务无关。

[1]将X_i从RAM160读入REGISTER(X)133a

RD_ADRS：X_i在RAM160中的地址

FR_RAM_PNT：‘0’(这表示来自RAM160的数据不乘以2n，n为一个非负整数)

FR_EXT_SEL：选择来自桶形移位器131的输出

REG_EN_X；启动REGISTER(X)一个时钟周期以防止其它无关数据改写REGISTER(X)上的X_i值

[2]从RAM160中读取K_p

RD_ADRS：K_p在RAM160中的地址

FR_RAM_PNT；‘0’

FB_SEL：选择来自桶形移位器131的输出

REG_EN_Y：启动REGISTER(Y)一个时钟周期以防止其它无关数据改写REGISTER(Y)上的K_p值

[3]启动X_i×K_p及读取N_p

这两个任务是同时进行的，在启动X_i×K_p中不需要控制信号。

以下用于读取N_p。

RD_ADRS：N_p在RAM160中的地址

FR_RAM_PNT：‘0’

FR_EXT_SEL：选择来自桶形移位器131的输出

REG_EN_X：启动REGISTER(X)一个时钟周期

[4]从RAM160中读取X_p

RD_ADRS：X_p在RAM160中的地址

FR_RAM_PNT：‘0’

FB_SEL：选择来自桶形移位器131的输出

REG_EN_Y：启动REGISTER(Y)一个时钟周期

[5]启动N_p×X_p

不需要控制信号

[6]完成X_i×K_p及将结果写入RAM160

OP_SEL：从MUL134c中选择一个输出

WIN_PNT：‘0’(表示来自MUX135的数据不乘以2ⁿ)

TO_RAM_SEL；选择来自桶形移位器136的输出并将其提供给RAM160

[7]从RAM160中读取X_i×K_p

RD_ADRS：X_i×K_p的地址

FR_RAM_PNT：‘0’(表示来自RAM160的数据不乘以2ⁿ)

FR_EXT_SEL：选择来自桶形移位器131的输出

REG_EN_X：启动REGISTER(X)一个时钟周期

[8]完成(N_p×X_p)及将结果反馈给REGISTER(Y)

OP_SEL：选择来自MUL134c的输出

WIN_PNT：‘0’

FB_SEL：从桶形移位器136中选择一个输出

REG_EN_X：停用REGISTER(X)一个时钟周期

REG_EN_Y：启动REGISTER(Y)133b一个时钟周期

[9]启动(N_p×X_p)/(X_i×K_p)

DIV_START：向DIV134d通知启动除法

[10]完成(N_p×X_p)/(X_i×K_p)及将结果写入RAM160

QUOT_EN：将除法结果耦合到MUX135上

OP_SEL：选择来自DIV134d的输出

WIN_PNT：‘0’

TO_RAM_SEL：选择来自桶形移位器136的输出

ST_WR_ADRS；写入N_p×X_p)/(X_i×K_p)的地址

ST_WR_EN：启动RAM160的写入操作

以上述步骤[1]至[10]相似的过程，计算(N_b×X_b)/(X_i×K_b)及存储在RAM160中。在FB_SEL与REG_EN_Y的协助下将结果也馈入REGISTER(Y)133b。此后，继续进行步骤[11]至[17]。

[11]将N_p×X_p)/(X_i×K_p)读入REGISTER(X)133a

类似于步骤[1]。注意该数据是在步骤[10]中存储在RAM160中的。

[12]计算1+N_p×X_p)/(X_i×K_b)+N_p×X_p)/(X_i×K_p)及将结果馈入REGISTER(Y)

CIN：表示将1加到两个操作数的相加结果上

OP_SEL：选择ADD134a的输出

WIN_PNT：‘0’

FB_SEL：选择来自桶形移位器136的输出。

REG_EN_Y：启动一个时钟周期。

[13]将R从RAM160读入REGISTER(X)133a类似于步骤[1]

[14]启动R/1+(N_b×X_b)/(X_i×K_b)+(N_p×X_p)/(X_i×K_p)

DIV_START：向DIV134d通知启动除法

[15]完成R/l+(N_b×X_b)/(X_i×K_b)

+N_p×X_p)/(X_i×K_p)及将结果馈入REGISTER(Y)

QUOT_EN：将除法结果耦合到MUX135上

OP_SEL：选择来自DIV134d的输出

WIN_PNT：‘0’

FB_SEL：选择来自桶形移位器136的输出

REG_EN_Y：启动一个时钟周期

[16]将BIT_RATE/(8×PICTURE_RATE)从RAM160读入REGISTER(X)

类似于步骤[1]

[17]将R/l+(N_b×X_b)/(X_i×K_b)+N_p×X_p)/(X_i×K_p)与BIT_RATE/(8×PICTURE_RATE)进行比较，选择较大的一个及将其存储在RAM160中。

OP_SEL：根据SUB134b的输出的符号位(或MSB)，从REGISTER(X)或REGISTER(Y)之一选择输出，

WIN_PNT：‘0’

TO_RAM_SEL：选择来自桶形移位器136的输出

ST_WR_ADRS：表示写入T_i的地址

ST_WR_EN：启动RAM160的写入操作

通过逐步执行上述过程便完成了计算式4A中给出的T_i，其中包含加法、乘法、除法、比较及RAM160中取数据及将数据存储在RAM160中。其它公式也能以类似的方式计算。通过求出公式的结果，便执行了指定给本发明的控制器100的三项任务。

虽然已经相对于具体的实施例描述了本发明，显而易见，对于熟悉本技术的人员而言，可以作出各种改变与修正而仍不脱离以下的权利要求书中所定义的发明精神与范围。

Claims (7)

1、用在视频信号编码***中的一种控制器，用于确定帧间/帧内模式、场/帧DCT模式及量化参数，其中该视频信号包含许多GOP，各个GOP分类成三种类型的图象，各图象分成许多宏块，编码***在宏块的基础上编码视频信号，所述控制器包括：

一个状态机，其响应当前编码的图象类型及一个表示该控制器上完成的是基于图象的操作还是基于宏块的操作的指示信号而生成一个控制序列，该控制系列包含多个控制信号；

一个算术单元，用于响应所述的控制序列，根据当前编码的宏块的序号及预定的初始常数值进行计算，从而为图象中的各宏块生成一组控制值，该组控制值指明帧间/帧内模式、场/帧DCT模式及量化参数；以及

一个存储器与输入/输出单元，用于存储初始常数值，将初始常数值提供给算术单元，存储所述算术单元上确定的该组控制值，及提供这些控制值以用于视频信号的编码；

其中该算术单元包括：

一个第一输入装置，用于从第一组输入值中选择一个第一输入值；

一个第二输入装置，用于从第二组输入值中选择一个第二输入值，第二组中包含在第一输入装置上选择的第一输入值；

一个第一与一个第二寄存器，分别用于存储第一与第二输入值；

一个计算装置，用于执行加法、减法、乘法、除法，借此提供包括加法结果、乘法结果、减法结果、除法结果的一组计算结果；

一个选择装置，用于会同所述计算装置执行第一与第二输入值的比较，并选择所述的计算结果及比较结果之一；以及

一个输出装置，用于将所选择的计算结果或第一输入值作为输入值之一提供给第二输入装置或者提供给存储器与I/O装置。

2、权利要求1的控制器，其中所述存储器与输入/输出单元包括：

一个存储器装置，其中存储有初始常数值及控制值；

可读取功能，用于响应控制序列提供控制值；以及

一个写入装置，用于响应控制序列，将控制值输入到及存储在存储器装置上。

3、权利要求1的控制器，其中该控制序列包括：

写地址信号，它指示存储器装置中存储初始常数值及控制值的单元；

写启动信号，它在将初始常数值或控制值之一存储在存储器装置上时进入活跃状态；以及

读地址信号，它指示从其中提供初始常数值及控制值的存储器装置的单元。

4、权利要求2的控制器，其中所述算术单元还生成在计算过程中得出的暂时值；

这些暂时值进一步存储在存储器装置上；

所述读取装置进一步响应控制序列将暂时值提供给算术单元；以及

所述写入装置进一步响应控制序列将暂时值输入到及存储在存储器装置上。

5、权利要求4的控制器，其中该控制序列包含：

写地址信号，它指示存储器装置中存储初始常数值、控制值及暂时值的单元；

写启动信号，它在将初始常数值、控制值或暂时值之一存储在存储器装置上时，进入活跃状态；以及

读地址信号，它指示从其中提供初始常数值及控制值供在编码视频信号中使用，及从其中将暂时值提供给算术单元的存储器装置中的单元。

6、权利要求1的控制器，其中该计算装置包括：

用于提供第一与第二输入值的相加结果的装置；

用于提供从第一输入值减去第一输入值的减法结果的装置，减法结果由一个符号及一个绝对值构成；

用于提供第一与第二输入值的相乘结果的装置；

用于从除法开始时起经过一个预定的延迟量之后，提供第一输入值除以第二输入值的除法结果的装置。

7、权利要求1的控制器，其中该控制序列还包含：

一个第一与一个第二输入选择信号，第一与第二输入装置分别对它们作出响应，选择第一与第二输入值；

一个第一与一个第二寄存器启动信号，第一与第二寄存器分别对它们作出响应，存储第一与第二输入值；

一个加法控制信号，通知加法装置是否进一步在加法结果上增加一；

一个除法启动信号，除法装置对其作出响应启动除法；

一个除法结果输出信号，表示在除法装置上何时输出除法结果；

一个操作选择信号，选择装置对其作出响应选择计算结果之一，其中如果选择了比较结果，选择装置便响应操作信号及减法结果的符号，选择第一或第二输入值；以及

一个选择信号，输出装置对其作出响应，将所选择的计算结果或第一输入值作为输入值之一提供给第二输入装置，或者提供给存储器与I/O装置。

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